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维普资讯 第29卷 第1期 电 子 器 件 v01．29 No．1 2006年 3月 Chk,leaeJournal0fElectronDwic∞ Mar．2006 ImpactofDielectricLayerDepositedbyPECVD onPerformanceofMOSFET YANG]ian-jun，L Yun-feng，HAIChao-he，HanZheng-sheng (InstituteofMicroelectronicsofTheChineseAcademyofSciences，BeOing100029，hC ina) Abstract：Byanalyzingthresholdvoltageshift，transcondactancechangeofnMOSdevicesandQBD degra— dationonMOScapacitanceunderTDDB test，thedielectriclayerdepositedbyPECVD—TEOSbe／ore etchingmetalwithRIEwasstudied．Experimentalresultsshow thatthedielectricIayerhasnoactualpro— tectiononthegateoxidewhilecausingworsedamagebecauseoflongerplasmaprocessingtime ． Thecon ventionaltheoryofchargingonthesurfaceofsiliconcannotexplainthisphenomenon，andthetheorvof highenergyelectrontunnelingisusedtOanalyzeandexplainthisdegradation． Keywords：plasmadamage；protectiondielectriclayer；PECVD EEAOc：0520F PECVD淀积介质层对 MOSFET性能的影响 杨建军，李俊峰，海潮和，韩郑生 (中国科学院微电子研究所 。北京 100029) 摘 要：通过对aMOS器件随天线比增加的阈值电压漂移、跨导变化，MOS电容在TDDB测试后的O．BD退化分析来评估在 RIE(ReaetiveIonEtching)金属前PECVD—TEOS预淀积保护介质层的保护作用，实验结果表明此介质层没有起到足够的保 护作用，反而会由于更长的等离子体工艺时间产生更严重的损伤问题。传统的电荷在硅片表面积累理论不足以解释此现象， 本文从高能电子隧穿作用来分析此性能退化的原因。 关键词 ：等离子损伤，保护介质层；PECVD 中图分类号：TN432 文献标识码：A 文章编号：1005-9490(2006)01-0001-04 在器件尺寸不断减小和集成电路制造技术快速 匀，导致电荷会在导体层上积累，形成MOSFET器 发展的今天，等离子体工艺因为其优良的各向异向 件栅和衬底之间的电势差。当这种电势差达到一定 性和低温性在芯片制造中应用越来越广泛。等离子 阈值，就会产生 F-N(Fowler-Nordheim)隧穿现象， 体刻蚀，溅射，淀积和干法去胶都是ULSI制造技术 诱生陷阱电荷和界面态的产生，影响器件的性能，严 中关键的步骤。但是这些工艺并不是完美的，由于 重的会导致器件栅氧的击穿[2]。大的导线面积(天 在等离子体腔体里，高能量的粒子例如离子，电子和 线)与小的栅氧面积之 比会增大F—N隧穿电流密 光子会持续的轰击硅片的表面，这种轰击作用会给 度，被称为天线比(AR)，