电子电路布线与构装报告.doc

PAGE PAGE 1 電子電路佈線與構裝 報告 11月份 IC 設計技術與突破 通訊工程四甲 林鉦育 99.11.28 一.晶片設計速度跟不上摩爾定律 IC設計是最近幾年經常在談標準的產業。根據isupply市場機構及EETimes的調查統計近四年來在晶片上平均SIP(矽智財)分佈約在55~77%。 PLD(Programmable Logic Device，可編程邏輯裝置)元件業者也好，FPGA(Field Programmable Gate Array，現場可編程邏輯閘陣列)元件業者也好或EDA(Electronic Design Automation，電子設計自動化)業者都無不希望和Fabless (無晶圓，即IC設計)的業者能共同把它至少提升到80%~90%甚至更高。 但是摩爾定律(Moores Law)指出，面積相同的晶片中，所包含的電晶體數目(Transistor Count)，每十八個月會增加一倍，也因此，設計的複雜度也會以同樣的速率倍增，既有的設計方法，終將無法滿足設計工程師與時間賽跑的需求。 由於晶片製程技術的進步，大幅減少晶片製作成本與晶片面積，系統單晶片能提供廣大的設計空間，讓設計工程師可在晶片中，加入更多實用的功能，使系統單晶片SoC (System-on-Chip)一躍成為晶片設計的主流趨勢。 設計者根據不同的產品需求，將控制處理器 (control processor)、數位訊號處理器 (DSP)、記憶體 (memory)、連結網路 (Interconnection)、數位/類比電路等多樣模組的矽智財 (Silicon Intellectual Property，SIP) 整合於一單晶片上，使其具備完整系統功能。整個半導體產業由EDA、IC設計到製程、封裝、測試，正經歷著一場SoC革命。 二. 開發技術瓶頸的突破 整個IC設計流程從制定設計規格開始，一直到產生GDSII格式的檔案為止主要的步驟如下： 1. RTL (Register Transfer Level)設計與驗證：設計工程師依產品功能需求，將IC的運算模式寫成程式碼(例如Verilog、VHDL或mixed language)，並驗證該程式碼是否符合需求。 2. 硬體描述語言(Hardware Description Language分析)：針對程式碼做分析與改進，如程式碼的型態檢驗、功率預估即可測性分析。 3. 可測性設計(Design For Testibility；DFT)：依需要加入Scan或BIST(Built-in Self Test)電路。 4. RTL平面規劃(Floorplan)：將程式碼做適當的分割，成為模組型態，依據各模組的運算複雜度規劃每個模組的運算時間上限(Timing Budget)。 5. 合成(Synthesis)：將RTL程式碼透過合成工具以適當的標準元件庫(Standard Cell Library)轉成閘級層電路連線關係(Gate-Level Netlist)，此時程式的內容已由原先的程式碼轉換成邏輯閘。並產生標準延時格式(Standard Delay Format；SDF)以建立時序模型。 6. 佈局前驗證(Pre-layout Verification)：包含時序(Timing)與功能模擬、功率分析、事件驅動模擬(Event-Driven Simulation)級週期基礎模擬(Cycle-Based Simulation)。 7. 實體實現(Physical Implementation)：依據設計工程師的閘級平面規劃需求完成佈局，包含依IC的I/O腳位安排，各功能區塊的佈局與自動繞線。8. 實體驗證( Physical Verification)通過設計規則檢測(Design Rule Checking；DRC)以及佈局與線路比對檢測(Layout Versus Schematic checking；LVS)，以確信沒有違反晶圓製造廠的設計規則以及實體與邏輯設計一致。 9. 電阻電容資料萃取與延時計算：產生電阻電容資料萃取(RC Extraction)與延時計算(Delay Calculation)等電性資料。 10. 佈局後再最佳化(Post-layout Re-optimization) ：在佈局後作一些簡化與最佳化的動作。 11. 佈局後驗證(Post-layout Verification)：根據修改佈局後的電性參數，再次驗證其功能與時序無誤。 12. GDSII檔出圖：將完成的佈局徒儲存成GDSII格式，光罩廠便可依據晶圓廠提供的光罩製作規