用verilog实现基于fpga的通用分频器.docVIP

基础设计 KnowledgeBase 127 2006.5 / 电子与电脑在复杂数字逻辑电路设计中,经常会用到多个不同的时钟信号。介绍一种通用的分频器,可实现2~256之间的任意奇数、偶数、半整数分频。首先简要介绍了FPGA 器件的特点和应用范围。接着介绍了通用分频器的基本原理和分类,并以分频比为奇数7和半整数6.5的分频器设计为例,介绍了在QuartusII开发软件下,利用Verilog硬件描述语言来设计数字逻辑电路的过程和方法。 在数字逻辑电路设计中,分频器是一种基本电路。我们常会遇到偶数分频、奇数分频、半整数分频等,在同一个设计中有时要求多种形式的分频。通常由计数器或计数器的级联构成各种形式的偶数分频和奇数分频,实现较为简单。但对半整数分频分频实现较为困难。但在某些场合下,时钟源与所需的频率不成整数倍关系,此时可采用小数分频器进行分频。例如:时钟源信号为130MHz,而电路中需要产生一个20MHz 的时钟信号,其分频比为6.5,因此根据不同设计的需要,本文利用Verilog 硬件描述语言,通过MAX+plus　II 开发平台,使用Altera 公司的FLEX 系列EPF10K10LC84-3型FPGA ,设计了一种能够满足上述各种要求的较为通用的分频器。 基于查找表(LUT的FPGA 的结构特点 查找表(Look-Up-Table简称为LUT,LUT 本质上就是一个RAM。目前FPGA 中多使用4输入的LUT,所以每一个LUT 可以看成一个有4位地址线的16x1的RAM。当用户通过原理图或HDL 语言描述了一个逻辑电路以后,PLD/FPGA 开发软件会自动计算逻辑电路的所有可能的结果,并把结果事先写入R A M ,这样,每输入一个信号进行逻辑运算就等于输入一个地址进行查表,找出地址对应的内容,然后输出即可。由于LUT 主要适合SRAM 工艺生产,所以目前大部分FPGA 都是 基于S R A M 工艺的,而S R A M 工艺的芯片在掉电后信息就会丢失,一定需要外加一片专用配置芯片,在上电的时候,由这个专用配置芯片把数据加载到FPGA 中,然后FPGA 就可以正常工作,由于配置时间很短,不会影响系统正常工作。　也有少数FPGA 采用反熔丝或Flash 工艺,对这种FPGA,就不需要外加专用的配置芯片。 FPGA (Field　programmable　Gates　Array,现场可编程门阵列都是可编程逻辑器件,它们是在P A L、G A L 等逻辑器件基础上发展起来的。同以往的PAL、GAL 相比,FPGA/CPLD 的规模比较大,适合于时序、组合等逻辑电路的应用。它可以替代几十甚至上百块通用IC 芯片。这种芯片具有可编程和实现方案容易改动等特点。由于芯片内部硬件连接关系的描述可以存放在磁盘、R O M 、P R O M 、或E P R O M 中,因而在可编程门阵列芯片及外围电路保持不动的情况下,换一块EPROM 芯片,就能实现一种新的功能。它具有设计开发周期短、设计制造成本低、开发工具先进、标准产品无需测试、质量稳定以及实时在检验等优点,因此,可广泛应用于产品的原理设计和产品生产之中。几乎所有应用门阵列、P L D 和中小规模通用数字集成电路的场合均可应用F P G A 和C P L D 器件。在现代电子系统中,数字系统所占的比例越来越大。系 统发展的越势是数字化和集成化,而FPGA 作为可编程ASIC (专用集成电路器件,它将在数字逻辑系统中发挥越来越重要的作用。 通用分频器基本原理 整数分频包括偶数分频和奇数分频,对于偶数N 分频,通常是由模N/2计数器实现一个占空比为1:1的N 分频器,分频输出信号模N/2自动取反。对于奇数N 分频,上述方法就不适用了,而是由模N 计数器实现非等占空比的奇数N 分频 用Verilog 实现基于FPGA 的 通用分频器 ■　华北电力大学(北京信息工程系/唐晓燕,梁光胜,王玮 K nowledgeBase 基础设计 128CompoTech China / 2006.5 器,分频输出信号取得是模N 计数中的某一位(不同N 值范围会选不同位。这种方法同样适用于偶数N 分频,但占空比不总是1:1,只有2的n 次方的偶数(如4、8、16等分频占空比才是1:1。这种方法对于奇数、偶数具有通用性。 半整数分频器也是在这种方法基础上实现的。除了一个模N 计数器,还需要一个异或模块和一个2分频模块。半整数分频器原理如图1所示: 半整数分频器设计思想:通过异或门和2分频模块组成一个改变输入频率的脉冲添加电路,也就是说N-0.5个输入信号周期内产生了N 个计数脉冲,即输入信号其中的一个含一个脉冲的周期变为含两个脉冲的周期。而这一改变正是输入频率与2分频输出异或的结果。由2分频输出决定一个周期产生两