数字电路课件六.pptxVIP

6 时序逻辑电路的分析与设计;教学基本要求;6.1 时序逻辑电路的基本概念;输出方程: O＝f1(I，S) ;2、异步时序电路与同步时序电路;输出方程组;状态转换真值表;;状态表;4、时序图;时序逻辑电路分析的任务： 分析时序逻辑电路在输入信号的作用下，其状态和输出信号变化的规律，进而确定电路的逻辑功能。;6.2.1 分析同步时序逻辑电路的一般步骤;例1 试分析如图所示时序电路的逻辑功能。;(2) 根据电路列出三个方程组;(3) 根据状态方程组和输出方程列出状态表;(4) 画出状态图;0 0 / 1;(6) 逻辑功能分析;例2 试分析如图所示时序电路的逻辑功能。;;(3) 根据状态方程组和输出方程列出状态表;;;;例3 分析下图所示的同步时序电路;得状态方程组;(3) 画出状态图;(4) 画出时序图; 由状态图可见，电路的有效状态是三位循环码。 从时序图可看出，电路正常工作时，各触发器的Q端轮流出现一个宽度为一个CP周期脉冲信号,循环周期为3TCP。电路的功能为脉冲分配器或节拍脉冲产生器。;Mealy型和Moor型时序电路 ; 电路输出仅仅取决于各触发器的状态，而不受 电路当时的输入信号影响或没有输入变量，这类电 路称为Moor型电路。 ;6.3 同步时序逻辑电路的设计;(1)根据给定的逻辑功能建立原始状态图和原始状态表;;例1 用D触发器设计一个8421BCD码同步十进制加计数器。;;画出各触发器激励信号的卡诺图;(3) 画出逻辑图，并检查自启动能力;画出完全状态图;例2 设计一个串行数据检测器。输出信号为Z，要求电路在A信号输入出现110序列时，输出信号Z为1，否则为0。;;(3)状态分配;(5)求激励方程和输出方程;卡诺图化简得;(6) 根据激励方程和输出方程画出逻辑图,并检查自启动能力;当 = 10时;输出方程;6.4 异步时序逻辑电路的分析;（1）分析状态转换时必须考虑各触发器的时钟信号作用情况;例 分析如图所示异步电路;(2) 列状态表、画状态图、波形图;根据状态图和具体触发器的传输延迟时间tpLH和tpHL，可以 画出时序图 ;6.5 若干典型的时序逻辑集成电路;8位CMOS寄存器74HC374;8位CMOS寄存器74HC/HCT374;8位CMOS寄存器74HC374;2、移位寄存器;(1) 基本移位寄存器;D3=Q2n ; 1 0 1 1;DSI 从高位开始输入;(c)典型??成电路;(2)多功能双向移位寄存器;实现多种功能双向移位寄存器的一种方案(仅以FFm为例);(b)典型集成电路 CMOS 4位双向移位寄存器74HC/HCT194 ;74HCT194 的功能表 ;●计数器的分类;(1)异步二进制计数器---4位异步二进制加法计数器;;;②典型集成电路 中规模集成电路74HC/HCT393中集成了两个4位异步二进制计数器在5V、25℃工作条件下，74HC/HCT393中每级触发器的传输延迟时间典型值为6ns。;Q0在每个CP都翻转一次;4位二进制同步加计数器逻辑图;4位二进制同步加计数器时序图; ②典型集成计数器74LVC161;74LVC161逻辑功能表;; (1) 用集成计数器构成任意进制计数器;b、 反馈置数法;;;6.7.1 时序可编程逻辑器件中的宏单元;1、通用阵列逻辑（GAL） 在PLA和PAL基础上发展起来的增强型器件.电路设计者可根据需要编程，对宏单元的内部电路进行不同模式的组合，从而使输出功能具有一定的灵活性和通用性。;3、现场可编程门阵列（FPGA） 芯片内部主要由许多不同功能的可编程逻辑模块组成，靠纵横交错的分布式可编程互联线连接起来，可构成极其复杂的逻辑电路。电路设计不受与-或阵列结果限制。它更适合于实现多级逻辑功能，并且具有更高的集成密度和应用灵活性在软件上，亦有相应的操作系统配套。这样，可使整个数字系统（包括软、硬件系统）都在单个芯片上运行，即SOC技术。; GAL的电路结构与PAL类似，由可编程的与逻辑阵列、固定的或逻辑阵列和输出电路组成，但GAL的输出端增设了可编程的的输出逻辑宏单元（OLMC）。通过编程可将OLMC设置为不同的工作状态，可实现PAL的所有输出结构，产生组合、时序逻辑电路输出。;可编程与阵列（32X64位）;;乘积项数据选择器(2选1);乘积项数据选择器：根据AC0和AC1(n)决定与逻辑阵列的第一乘积项是否作为或门的一个输入端。只有在G1的输出为1时，第一乘积项是或门的一个输入端。;OMUX：根据AC0和AC1(n)决定OLMC是组合输出还是寄存器输出模式;三态数据选择器(4选1);FMUX：