康华光第(第六版)-5章锁存器与触发器.pptVIP

2. 逻辑门控D锁存器 逻辑电路图 D锁存器的功能表 置1 0 1 1 1 置0 1 0 0 1 保持 不变 不变 × 0 功能 Q D E Q 逻辑符号 74HC/HCT373 八D锁存器 5.3.2 典型的D锁存器集成电路 74HC/HCT373的功能表 工作模式 输 入 内部锁存器 状 态 输 出 LE Dn Qn 使能和读锁存器（传送模式） L H L L L L H H H H 锁存和读锁存器 L L L* L L L L H* H H 锁存和禁止输出 H × × × 高阻 H × × × 高阻 L*和H*表示门控电平LE由高变低之前瞬间Dn的逻辑电平。 5.3.3 D锁存器的动态特性 定时图:表示电路动作过程中，对各输入信号的 时间要求以及输出对输入信号的响应时间。 有建立时间tSU、保持时间tU 、脉冲宽度tW等。 5.4 触发器的电路结构和工作原理 5.4.1 主从D触发器的电路结构和工作原理 5.4.2 典型主从D触发器集成电路 5.4.4 其他电路结构的触发器 5.4.3 主从D触发器的动态特性 5.4 触发器的电路结构和工作原理 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 对时钟脉冲边沿敏感的状态发生更新称为触发，具有触发工作特性的存储单元称为触发器。 5.4 触发器的电路结构和工作原理 主锁存器与从锁存器结构相同 1. 电路结构 5.4.1 主从D触发器的电路结构和工作原理 TG1和TG4的工作状态相同 TG2和TG3的工作状态相同 2. 工作原理 TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持在原来的状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 2. 工作原理 (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 5.4.2 典型主从D触发器集成电路 74HC/HCT74 中D触发器的逻辑图 74HC/HCT74的功能表 L H H ↑ H H H L L ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 具有直接置1、直接置0，正边沿触发的D功能触发器 5.4.3 主从D触发器的动态特性 动态特性反映其触发器对输入信号和时钟信号间的时间要求， 以及输出状态对时钟信号响应的延迟时间。 建立时间 保持时间 脉冲宽度 传输延时时间 传输延时时间 保持时间tH ：保证D状态可靠地传送到Q 建立时间tSU ：保证与D 相关的电路建立起稳定的状态，使触发器状态得到正确的转换。 最高触发频率fcmax ：触发器内部都要完成一系列动作，需要一定的时间延迟，所以对于CP最高工作频率有一个限制。 触发脉冲宽度tW ：保证内部各门正确翻转。 传输延迟时间tPLH和tPHL ：时钟脉冲CP上升沿至输出端新状态稳定建立起来的时间 * * 5 锁存器和触发器 5.1 双稳态电路 5.2 SR锁存器 5.4 触发器的电路结构和工作原理 5.5 触发器的逻辑功能 5.3 D锁存器 5.6 用Verilog HDL描述锁存器和触发器 教学基本要求 1、掌握锁存器、触发器的电路结构和工作原理 2、熟练掌握SR触发器、JK触发器、D触发器及T 触发器的逻辑功能 3、正确理解锁存器、触发器的动态特性 1、时序逻辑电路与锁存器、触发器： 时序逻辑电路: 概述 锁存器和触发器是构成时序逻辑电路的基本逻辑单元 。 结构特征:由组合逻辑电路和存储电路组成,电路中存在反馈。 工作特征：时序逻辑电路的工作特点是任意时刻的输出状态不仅与该当前的输入信号有关，而且与此前电路的状态有关。 2、锁存器与触发器 共同点：具有0 和1两个稳定状态，一旦状态被确定，就能自行保持。一个锁存器或触发器能存储一位二进制码。 不同点： 锁存器---对脉冲电平敏感的存储电路，在特定输入脉冲电平作用下改变状态。 触发器---对脉冲边沿敏感的存储电路，在时钟脉冲的上升沿或下降沿的变化瞬间改变状态。 CP CP 5.1 双稳态电路 5.1.1 双稳态的概念 5.1.2 最基本的双稳态电路 5.1 双稳态电路 5.1.1 双稳态的概念 反馈 5.