第三章CMOS反相器介绍和设计.pptVIP

驱动负载时反相器的延迟 Delay=Delay(本征）＋ Delay(负载） 设Wp＝2Wn＝2W时上拉和下拉的电流相同，即有相同的上升和延迟时间 等价于RC网络 对于反相器链有： Cgin，j未知 若反相器间保持固定的比例则 设每级间的尺寸比为f，即每级有相同的延迟 对于给定的负载CL和输入电容Cin，可以确定其比例F，从而得到延迟最小条件下的优化尺寸 忽略了反相器自身的负载，本征负载Cint 反相器链举例 0≤ViVtn时： n截止 p线性 （Vivtnv0+Vtp） p管无损地将Vdd传送到输出端： V0=Vdd， 如图a——b段。 Vtn≤ViV0+Vtp时： n饱和 p线性 由In=-Ip得： 如图b——c段 V0 Vi Vdd Vth a----b b----c c----d d----e e----f V0+Vtp≤Vi≤V0+Vtn时： n饱和 p饱和 由In=-Ip得： V0与Vi无关，如图c——d段。 V0+VtnVi≤Vdd+Vtp时： n线性 p饱和 由In=-Ip得： 如图d——e段。 V0 Vi Vdd Vth a----b b----c c----d d----e e----f Vdd+VtpVi≤Vdd时： n线性 p截止 V0=0 如图e——f段。 V0 Vi Vdd Vth a----b b----c c----d d----e e----f CMOS反相器有以下优点： （1）传输特性理想，过渡区比较陡 （2）逻辑摆幅大：VOH=VDD, VOL=0 （3）一般VM位于电源Vdd的中点，即VM=VDD/2，因此噪声容限很大。 （4）只要在状态转换为b——e段时两管才同时导通，才有电流通过，因此功耗很小。 （5）CMOS反相器是利用p、n管交替通、断来获取输出高、低电压的，而不象单管那样为保证VoL足够低而确定p、n管的尺寸，因此CMOS反相器是无比(Ratio-Less)电路。 二、CMOS反相器的动态特性 假设 把与输出节点相连的所有寄生电容等价为一个负载电容 上升时间 反相器的上升反应时间决定于通过Rp对CL充电的时间 下降时间 反相器的下降反应时间决定于通过Rn对CL放电的时间 前级反相器的负载电容约为后级反相器的两个晶体管栅电容之和： Cl=Cgp+Cgn=Cox(WpLp+WnLn) CMOS反相器的传输延迟 由与输出节点相关的微分方程描述 近似处理 简化的RC充放电近似 tp = 0.69 CL (Reqn+Reqp)/2 ln(0.5) 近似处理 设输入为阶跃信号 较准确计算 以tpHL为例 对于CMOS反相器，VOL＝0V，VOH＝VDD 要使传输延迟对称 输入非阶跃信号 简化的RC充放电近似 Ron、CL均是电压的函数 ? tpHL tpLH tp = 0.69 CL (Reqn+Reqp)/2 延迟时间的近似估算 反相器的负载电容 E = CL VDD2 P0?1 + tsc VDD Ipeak P0?1 + VDD Ileakage P = CL VDD2 f0?1 + tscVDD Ipeak f0?1 + VDD Ileakage 动态、Dynamic power 静态、Short-circuit power Leakage power f0?1 = P0?1 * fclock CMOS反相器中功耗 动态功耗 假设输入和输出波形是周期性的，则每个周期内任一负载消耗的平均功耗为： E= CL * VDD2 * P0?1， Pdyn = E * f = CL * VDD2 * P0?1 * f Pdyn = CEFF * VDD2 * f where CEFF = P0?1 CL 功耗与晶体管的尺寸没有直接关系，是电源电压和工作频率的函数 短路功耗 理想的CMOS反相器NMOS、PMOS交替工作，直流电流为0，但是由于输入信号可能不是突变，而是有一定的梯度，于是在VDD 和 GND 形成一个短暂的通路，出现NMOS、PMOS同时导通的情形，所出现的功耗 Vin Vout CL Isc Esc = tsc VDD Ipeak P0?1 Psc = tsc VDD Ipeak f0?1 和器件尺寸、饱和电流、工艺条件、负载、输入信号等密切相关 亚阈电流为主，温度增加电流指数增加！！！ VDD Ileakage Vout 漏结泄漏 亚阈电流 栅泄漏 泄漏功耗 （静态功耗之一），理想反相器为0 CMOS反相器的功耗 三、CMOS反相器的设计 根据噪声容限要求设计 根据瞬态特性要求设计 综合考虑直流特性和瞬态特性要求 对称设计，可获得最大的噪声容限和对称的延迟