VHDL的数字频率计的设计 .docVIP

　[收稿日期]2007212223 　[作者简介]熊亚梅(19822,女,2003年大学毕业,助教,现主要从事实验室教学及管理工作。 基于VH DL 的数字频率计的设计 　　熊亚梅　(长江大学电子信息学院,湖北荆州434023 [摘要]使用V HDL 语言来设计数字频率计,给出了原理图和仿真图形,所设计的电路通过硬件仿真,下 载到目标器件上运行,能够满足测量频率的要求,具有理论与实践意义,实现了电子电路自动化(EDA 的过程。 [关键词]V HDL ;EDA ;仿真;FP GA ;频率计 [中图分类号]TP312[文献标识码]A 　　[文章编号]167321409(2008012N266203 　　 EDA 技术就是以计算机为工具,在EDA 软件平台上,根据硬件描述语言V HDL [1]完成的设计文件,自动地完成逻辑编译、化简、分割、综合、优化、布局线和仿真,直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。设计者的工作仅限于利用软件的方式来完成对系统硬件功能的描述,在EDA 工具的帮助下和应用相应的FP GA/CPLD [1]器件,就可以得到最后的设计结果。笔者使用MAX +PL U SII [2]这个软件来完成频率计的设计,采用自顶向下[3]的设计方式,每个模块用V HDL 语言编程设计[4]。 1　频率计设计原理 111　频率计的组成部分 频率计主要由5个部分组成: