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VHDL语法结构、数据类型与基本命令语句 VHDL由来 VHDL是Very high speed intergated circuit Hardware Description Language的缩写，意思是非常高速集成电路的硬件描述语言。 涵盖范围相当广、能适用于不同阶层的设计师的要求。从ASIC的设计到PCB系统的设计，VHDL都能够派上用场。 VHDL目前仍然无法应用于模拟电路上。 VHDL程序结构 基本语法结构介绍 实际上并不是像上面的VHDL语句结构，得将全部得语法方块都写出来才可以，通常下图结构才是基本和必需的。 例子：多路选择器VHDL描述 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_arith.all; Use ieee.std_logic_unsigned.all; Entity mux21 is Port( a,b : IN Std_logic; s : IN Std_logic; y : Out Std_logic ); End Entity mux21; Architecture one of mux21 is Begin y = a when s=‘0’ else