FPGA同步和异步的区别.docVIP

推荐的复位方式：异步复位、同步释放 　　描述代码及对应的RTL 电路： HDL源代码 对应的RTL 电路 module Rst_Circuit( Rst_n,  Clk, D, Q );input Rst_n;input Clk;input D;output Q;reg Rst_Reg_n;reg Q;  always @(posedge Clk) begin //将异步复位信号先用Clk同步一下 Rst_Reg_n = Rst_n; end //如果没有加or negedge Rst_Reg_n,将变成同步复位 always @(posedge Clk or negedge Rst_Reg_n)  begin if (~Rst_Reg_n) begin Q = 1d0; end else begin Q = D; end endendmodule 　　注：最好在模块外面将异步复位信号同步好，再送至各模块，这样各个模块内部就不需要再分别单独同步了。 　　下面具体阐述一下同步、异步复位的区别，以及为什么要采用这种方式的原因。 　　复位电路是每个数字逻辑 电路中最重要的组成部分之一。 　　复位 电路有两个工作目的： 　　1、 仿真的时候使 电路进入初始状态或者其它预知状态；　　2、 对于综合实现的真实电路，通过复位使 电路进入初始状态或者其它预知状态。 　　一般来说，逻辑电路的任何一个寄存器、存储器结构和其它逻辑单元都必须要附加复位逻辑电路，以保证 电路能够从错误状态中恢复，可靠地工作。 　　常用的复位信号为低电平有效信号，在应用时外部引脚接上上拉电阻，这样能增加复位 电路的抗干扰性能。 　　复位方式大致分为两类，即同步复位和异步复位。这两种复位方式各有优缺点，其应用场合也各不相同。 同步复位 异步复位 　　所谓同步复位是指当复位信号发生变化时，并不立刻生效，只有当有效时钟沿采样到已变化的复位信号后，才对所有寄存器复位。同步复位的应用要点如下： 指定同步复位时，always的敏感表中仅有时钟沿信号，仅仅当时钟沿采到同步复位的有效电平时，才会在时钟沿到达时刻进行复位操作。 　　所谓异步复位是指当复位信号有效沿到达时，无论时钟沿是否有效，都会立即对目标（如寄存器、RAM等）复位。异步复位的应用要点如下： 指定异步复位时，只需always的敏感表中加入复位信号的有效沿即可，当复位信号有效沿到达时，无论时钟沿是否有效，复位都会立即发挥其功能。 module Rst_Circuit( Rst_n,  Clk, D, Q );input Rst_n;input Clk;input D;output Q;reg Q;  always @(posedge Clk) //同步复位 begin if (~Rst_n) begin Q = 1d0; end else begin Q = D; end endendmodule module Rst_Circuit( Rst_n,  Clk, D, Q );input Rst_n;i