TMS320系列DSP原理、结构及应用.ppt

9.2 TMS320F2833x的DSC封装形式及引脚功能 第九章 TMS320F2833x系列DSC的硬件结构 TMS320F2833x 系列DSC芯片有三种封装形式： （1）176引脚的LQFP封装形式（PGF）； （2）179引脚的球形封装BGA（ZHH）； （3）176引脚的塑料球形封装PBGA（ZJZ）。 其中176引脚的LQFP封装成四边形，每边均匀分布44个引脚，外部引脚分布如图9.2.-1所示 9.2 TMS320F2833x的DSC封装形式及引脚功能 第九章 TMS320F2833x系列DSC的硬件结构 按照功能来分，共分7类，分别是： （1）JTAG引脚（6个）； （2）FLASH引脚（3个）； （3）时钟CLOCK 引脚（4个）； （4）复位引脚（1个）； （5）片内ADC外部引脚（21个）； （6）CPU和I/O电源引脚（52个）； （7）GPIOA和外围信号 （89个）。 详细功能见教材P236~245。 9.3 TMS320F2833x 系列DSC的内核 第九章 TMS320F2833x系列DSC的硬件结构 1. 内核概述 F2833x内核主要包括中央处理单元（CPU）与浮点数处理单元（FPU）、乘法加法单元、测试单元和存储器及外设接口的接口单元等。 CPU单元完成数据/程序存储器的访问地址的产生、译码和执行指令、算数、逻辑和移位操作、控制CPU寄存器以及数据/程序存储器之间的数据传输等操作； FPU单元是专门对浮点数操作的结构，完成浮点数的运算、数据转换等操作。测试逻辑单元主要用来监测、控制DSP的各个部分及其运行状态，以方便调试。 而接口信号单元完全是存储器、外设、时钟、CPU以及调试单元之间的信号传输通道。 一个32×32位的乘法加法器（MAC）单元，能够完成64位的数据处理，使得处理器能够实现更高精度的处理任务。 9.3 TMS320F2833x 系列DSC的内核 第九章 TMS320F2833x系列DSC的硬件结构 图9.3-1 TMS320F28335的CPU结构 9.3 TMS320F2833x 系列DSC的内核 第九章 TMS320F2833x系列DSC的硬件结构 2. 总线结构 （1）内存总线(哈佛总线结构) DSC片内存储器与CPU之间数据读写和读取程序执行语句的操作是通过三条总线（Memory Bus）完成。这三条总线分别是程序读总线（PrgramRead Bus）、数据读总线（Data Read Bus）和数据写总线（Data Read Bus）。其中，程序读总线由22根地址线和32位的数据总线组成。数据读和写总线是由32根地址总线和32位的数据总线组成。32位的数据总线保证了每个周期内进行32位的操作。 哈佛总线结构能够使F2833x处理器在一个周期内完成的取指令、读数据和写数据多个操作 9.3 TMS320F2833x 系列DSC的内核 第九章 TMS320F2833x系列DSC的硬件结构 2. 总线结构 （2）外设模块总线 F2833x系列DSC有适用于与外围设备连接的外围总线（Peripheral Bus）标准，该外围总线由16根地址线总线和16/32根数据总线组成。只支持16根数据总线访问的外围模块控制寄存器区称为外围结构2（Peripheral Frame 2），同时支持16根数据线和32根数据线访问的外围模块控制寄存器区称为外围结构1（Peripheral Frame 1）。另外，还有一些外围模块是通过存储器总线（Memory Bus）和CPU连接的，这些外围模块的控制寄存器区称为外围结构0（Peripheral Frame 0）。 3. F2833x的存储单元 9.3 TMS320F2833x 系列DSC的内核 第九章 TMS320F2833x系列DSC的硬件结构 （1）FLASH F28335片内含有256K×16位的FLASH存储器，分成8个32K×16的块。 F28334片内含有128K×16位的FLASH存储器，分成8个16K×16的块； F28332片内含有64K×16位的FLASH存储器，分成4个32K×16的块。 上述三种器件都包含了一个1K×16的OTP存储器，地址空间为0x380400~0x3807FF。 用户可以独立对FLASH存储器有效区域进行擦除、编程等操作，其他区域则被保留。 注：在应用中，FLASH和OTP的等待状态均可设置。这样就可以在更低的主频下用更少的等待状态来配置FLAS