数字逻辑第7章(2014).pptVIP

Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1 CP3 CP2 CP1 Z 0 0 0 0 0 1 0 0 1 0 0 0 1 0 1 0 d 1 1 0 0 1 0 0 1 1 0 0 1 0 0 1 1 1 0 0 1 1 1 0 1 0 0 1 0 1 0 0 1 0 1 0 1 0 0 0 1 d 1 1 1 1 0 d d d d d d d 1 1 1 d d d d d d d 000 001 010 101 100 011 /0 /0 /0 /0 /0 /1 Q3nQ2nQ1n Q3n+1 Q2n+1 Q1n+1 CP3 J3 K3 CP2 J2 K2 CP1 J1 K1 0 0 0 0 0 1 0 d d 0 d d 1 1 d 0 0 1 0 1 0 d 0 d 1 1 d 1 d 1 0 1 0 0 1 1 0 d d 0 d d 1 1 d 0 1 1 1 0 0 1 1 d 1 d 1 1 d 1 1 0 0 1 0 1 0 d d 0 d d 1 1 d 1 0 1 0 0 0 1 d 1 d 0 d 1 d 1 1 1 0 d d d d d d d d d d d d 1 1 1 d d d d d d d d d d d d Q2nQ1n 00 01 11 10 0 1 0 1 1 d d* 0 0 d Q3n CP3 Q2nQ1n 00 01 11 10 0 1 d 1 d d 0* d d d Q3n J3 Q2nQ1n 00 01 11 10 0 1 0 1 d* d 1 0 0 d Q3n Q2nQ1n 00 01 11 10 0 1 d d 0* d 1 d d d Q3n J2 CP2 Q2nQ1n 00 01 11 10 0 1 1 1 1 d 1 1 1 d Q3n CP1 Q3n Q2n Q1n Q3n+1 Q2n+1 Q1n+1 CP3 CP2 CP1 Z 1 1 0 1 1 1 0 1 1 1 0 0 0 0 检查能否自启动: J Q3 Q3 K J Q2 Q2 K J Q1 Q1 K CP Z 1 CP Q0 Q1 Q2 例2 试用上升沿触发的D触发器设计一个5进制加法 计数器。 由时序图可见: 由此可作下列状态转换真值表： 第七章 异步时序电路 7.1 异步时序电路的特点及模型 7.2 脉冲异步时序逻辑电路 7.3 中规模异步时序逻辑电路 知识要点 1、异步时序逻辑电路的基本概念 2、异步时序逻辑电路的分析方法 3、异步时序逻辑电路的设计方法 4、典型异步时序逻辑电路的分析和设计 重点与难点 一、重点 1、异步时序逻辑电路的分析 3、常用异步计数器芯片的应用 2、异步时序逻辑电路的设计 二、难点 1、异步时序逻辑电路分析时触发脉冲的确定 2、异步时序逻辑电路的设计方法 7.1 异步时序逻辑电路的特点及模型 特点: 电路中没有统一的时钟脉冲。电路状态的 改变必须考虑外部输入信号及对应存储器的时钟端 或控制端有无信号作用。 根据输入信号的不同，异步时序电路分为“脉冲 异步时序电路”和“电平异步时序电路”。 脉冲异步时序电路和电平异步时序电路的模型如 下所示： X1 XK Z1 Zm w1 wr Q1 Qr 逻辑 组合 触发