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. Word 文档 IC行业收藏：数字后端面试问题zz ?(2013-05-08 13:06:07) 转载▼ 分类：? 硬件 ??? 数字后端面试问题 分类：?IC设计2012-08-31 15:51?2251人阅读?评论(0)?收藏?举报 面试 transition delay path tree function 目录(?) \o 展开[+] 1.1 EETOP版主面试问题 001） Why power stripes routed in the top metal layers?为什么电源走线选用最上面的金属层？ 因为顶层金属通常比较厚，可以通过较大的电流 1.高层更适合globalrouting.低层使用率比较高，用来做power的话会占用一些有用的资源，比如std cell?通常是m1 Pin?。2. EM能力不一样，一般顶层是低层的2~3倍。更适合电源布线。3.一般ip占用的层次都靠近下几层，如果上层没有被禁止routing的话，top layer?可以穿越，低层是不可能的，并且高层对下层的noise影响也小很多。 ??? 002） Why do you use alternate routing approach HVH/VHV(Horizontal-Vertical-Horizontal/ Vertical-Horizontal-Vertical)?为什么要使用横竖交替的走线方式？?（感觉这个问题比较弱智，但是号称是intel的面试问题，晕！我憧憬和向往的圣地啊！！！） 为了节省布线资源---主要原因 横竖的两根线之间的耦合系数最小，信号干扰小 003） How to fix x-talk violation？如何解决线间干扰？ 答案：1）upsize victim net driver, downsize aggressor net driver2）increase wire space, shielding, change layer，change wire width3）insert butter in victim net能答出以上3条的，在工作中已经基本够用，但是还有两个不常用到的，是AMD的一个大牛告诉我的。4）把与victim net相连的输入端改成Hi-Vth的单元5）改变信号的timing window。这个不易做到，但是也是解决方法 ??? 004） What are several factors to improvepropagation delay of standard cell?哪些因素可以影响标准单元的延迟？ 答案：1）?PVT2）input transition，?output load3）Vth ??? 005） What would you do in order to not usecertain cells from the library?如何禁止使用库里面的某些单元？ 禁用就用set_dont_use禁止修改就用set_dont_touch ??? 006） During the synthesis, what type of wireload model are often used?做RTL综合时，经常使用的wire load model有哪几种？ 答案：1）zero wire load model2）基于fanout的传统?WLM3）基于物理位置（距离）的wire load model，在Cadence的RC中叫PLE，Synopsys叫DC Ultra Topographical附加问题：What types of delay model are used in digital design? (数字IC设计中有多少种类型的delaymodel)答案：NLDMCCSECSM还有一个现在基本不用了的—LDM ??? 007) How delays are characterized using WLM(Wire Load Model)?使用一般的WLM?（不是zero WLM，也不是按照物理位置算的DCT），DC是如何计算delay的？ 答案：DC在计算延时的时候，net的rc就要根据所选取的wrie load model来计算，计算时和输出的fanout决定以smic13的smic13_wl10为例wire_load(smic13_wl10) {resistance : 8.5e-8;capacitance : 1.5e-4;area : 0.7;slope : 66.667;fanout_length (1,66.667);