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FPGA 数码管动态显示（BCD） //smg_top.V module smg_top( clk, rst_n, sm_cs, sm_db, num, //用于仿真 dis_data_in //用于仿真 ); input clk; // 50MHz input rst_n; // 复位信号，低有效 input [9:0] dis_data_in; //用于仿真 //reg [9:0] dis_data_in; //显示数据 wire [11:0] dis_data_out; //显示数据 output [2:0]sm_cs; //数码管片选信号，低有效 output [3:0] num; //用于仿真 output[6:0] sm_db; //7 段数码管（不包括小数点） smg_display smg_display( .clk(clk), .rst_n(rst_n), .dis_data(dis_data_out), .sm_cs(sm_cs), .num(num), .sm_db(sm_db) ); bin_BCD bin_BCD ( .clk(clk), .rst_n(rst_n), .bin( dis_data_in), .BCD_out(dis_data_out) ); endmodule 1 //bin_BCD.V `timescale 1ns / 1ps module bin_BCD(clk, bin, rst_n, BCD_out ); input [9:0] bin; input clk,rst_n; output [11:0]BCD_out; //十进制 BCD 码 reg [3:0] count; reg [11:0]BCD_out; reg [21:0]shift_reg=22d0; ////////////////////// 计数部分 //////////////////////// always @ ( posedge clk or negedge rst_n ) begin if( !rst_n ) count=4d0; else if (count==11) count=4d0; else count=count+1b1; end ////////////////////// 二进制转换为十进制 BCD 码 ///////////////// always @ (posedge clk or negedge rst_n ) begin if (!rst_n) shift_reg=22d0; else if (count==0) shift_reg={12d0,bin}; else if ( count=10) //实现 8 次移位操作 begin if(shift_reg[13:10]=5) //判断个位是否5，如果是则+3 begin if(shift_reg[17:14]=5) //判断十位是否5，如果是则+3 begin shift_reg[17:14]=shift_reg[17:14]+2b11; shift_reg[13:10]=shift_reg[13:10]+2b11; shift_reg=shift_reg1d1; //对个位和十位操作结束后，整体左移 end 2 else begin shift_reg[17:14]=shift_reg[17:14]; shift_reg[13:10]=shift_reg[13:10]+2b11; shift_reg=shift_reg1d1; end end else begin if(shift_reg[17:14]=5) begin shift_reg[17:14]=shift_reg[17:14]+2b11; shift_reg[13:10]=shift_reg[13:10]; shift_reg=shift_reg1d1; end else begin shift_reg[17:14]=shift_reg[17:14]; shift_reg[13:10]=shift_reg[13:10]; shift_reg=shift_reg1d1; end end end end /////////////////输出赋值////////////////////////// always @ ( posedge clk or negedge rst_n ) begin if ( !rst_n ) BCD_out=12d0; else if (count==11) //此时 8 次移位全部完成，将对应的值分别赋给个,十,百位 BCD_out={shift_reg[21:18],shift_reg[17:14],shift_reg[13:10