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FPGA 之有限状态机学习笔记 有限状态机（FSM）是由寄存器组合组合逻辑构成的硬件时序电路。FSM 的状态只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态。 Mealy 型 FSM 的下一个状态不仅取决于当前所在状态，还取决于各个输入 值。 Moore 型 FSM 的下一个状态只取决于当前状态。 Verilog HDL 可以用很多方法描述 FSM，最常用的是用 always 语句和 case 语句。FSM 常用模型有 Gray 和独热码两种，对于用 FPGA 实现的 FSM 建议采 用独热码。因为采用独热码可省下许多组合电路的使用，提高电路的速度和可 靠性，且总的单元数并无显著增加。用 Verilog 语言描述 FSM，可以充分发挥 硬件描述语言的抽象建模能力。 有限状态机设计的一般步骤： 逻辑抽象，得出状态转换图 状态化简 状态分配 选定触发器的类型并求出状态方程、驱动方程和输出方程 按照方程得出逻辑图 以下就是分别用独热码和 Gray 码实现上述状态的源程序: 采用独热码源程序： module fsm( Clock, Reset, A,B,C,D,E,Multi,Contig,Single ); input Clock; input Reset; input A,B,C,D,E; output Multi,Contig,Single; reg Multi; reg Contig; reg Single; parameter [6:0] S1=7b0000001, S2=7b0000010, S3=7b0000100, S4=7b0001000, S5=7b0010000, S6=7b0100000, S7=7b1000000; parameter U_DLY=1; reg [6:0] curr_st; reg [6:0] next_st; always @(posedge Clock or posedge Reset) begin if(!Reset) curr_st=S1; else curr_st= #U_DLY next_st; end always @(curr_st or A or B or C or D or E) begin case(curr_st) S1: begin Multi =1b0; Contig =1b0; Single =1b0; if(A~BC) next_st =S2; else if(AB~C) next_st =S4; else next_st =S1; end S2: begin Multi =1b1; Contig =1b0; Single =1b0; if(!D) next_st =S3; else next_st =S4; end S3: begin Multi =1b0; Contig =1b1; Single =1b0; if(A|D) next_st =S4; else next_st =S3; end S4: begin Multi =1b1; Contig =1b1; Single =1b0; if(AB~C) next_st =S5; else next_st =S4; end S5: begin Multi =1b1; Contig =1b0; Single =1b0; next_st =S6; end S6: begin Multi =1b0; Contig =1b1; Single =1b1; if(!E) next_st =S7; else next_st =S6; end S7: begin Multi =1b0; Contig =1b1; Single =1b0; if(E) next_st =S1; else next_st =S7; end :next_st =S1; end endmodule Modelsim 仿真激励文件程序如下: `timescale 1 ns/ 1 ps module fsm_vlg_tst(); // constants // general purpose registers reg eachvec; // test vector input registers reg A; reg B; reg C; reg Clock; reg D; reg E; reg Reset; // wires wire Contig; wire Multi; wire Single; // assign statements (if any) fsm i1 ( // port map - connection between master ports and signals/registers .A(A), .B(B), .