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一． 填空题 1.术语 CPLD 表示什么意思?(a) (a)复杂可编程逻辑器件； (b)组合可编程逻辑器件；(c)组合可编程局部器件。 2.术语 FPGA 表示 (b)． (a)正规的可编程门阵列；(b)现场可编程门阵列；(c)有限可编程门阵列。 3.术语 HDL 代表　(a) (a)硬件描述语言； (b)美元崇拜者； (c)硬件开发语言； (d)高级设计语言。 4.关于自上而下的 EDA 设计，选择所有正确的说法。(abcdef) (a)可做到更好的资源分配；(b)使得每一个小的功能模块可以被单独仿真； (c)加速仿真；(d)使器件的行为建模更容易；(e)导致一个低功耗的设计； (f)可在设计组的各成员之间有效地分割一个设计项目 5.测试的 10／10 规则是（C ）。 (a)应该每 10 天测试 10 次。(b)对于设计的每个 10％的部分应该进行 10 次测试。 (c)测试电路的规模不应超过整个电路规模的 10％，而且设计和调试测试电路所占用的时间不应超过设计 和调试原电路所用时间的 10％。 6.术语“功能仿真”的含义是(a) (a)仿真一个设计的功能如何，而不关心其定时；(b)仿真一个设计的功能等效性； (c)仿真设计所代表的精确功能；(d)仿真一个设计的功能和时间特性。 VHDL 程序输入方法主要有（原理图输入法），（文本输入法）和（参数化宏功能块 LPM 设计法） 下列说法正确的是（a，c） (a)进程的启动必须有敏感信号；(b)进程语句 process 必须有敏感信号列表； (c)进程可以用 wait 语句启动；(d)进程中的语句顺序颠倒一下不会改变所描述电路的功能． VHDL 用于综合的数据类型主要有（标量）型、复合型和子类型，其中第一种类型包括所有的简单类型 如（整数型）、（实数型）、（枚举型）等． VHDL 中的数据对象有（信号）、（变量）、（常量）三种，端口属于（信号）。 下列有关时钟上升沿触发的描述正确的是（a,d,e）。 (a)clock’event and clock=’1’；(b)not clock’stable and clock=’0’； (c)clock’event； (d)clock’event and(clock’last_lalue=’0’)； (e)rising_edge(clock)。 12.下列有关时钟高电平触发的描述正确的是（a,b）。 (a)clock =’1’；(b) clock’event and(clock =’１’)；(c) rising_edge(clock)。 有限状态机根据输出方式不同分为（moore）型和（mealy）型，其差别在于（moore 型 FSM 输出只与 当前状态有关，而 mealy 型输出与当前状态和当前输入都有关．） 常用的设计库有（IEEE）、（STD）、（WORK）。其中（WORK 等）是显式的，在编程时无需用(use)语句打 1 开。 15、术语“时序仿真”表示什么意思?（a） 一个过程，它着眼于某个同步设计并确定其最高工作频率，该频率不违反任何建立和保持时间； 一种包括了定时延时的仿真； 一个过程，它着眼于某个异步设计并调整所有处于临界的路径，以使得它们在一定的时间约束范围以 内。 16、对于下面的说法选择真或假： 总线竞争能降低设计在其整个寿命时限范围内的可靠性。 如果总线竞争不能全部消除，那也应该把它最小化。 17、对于下面的说法选择真或假： (a)悬浮总线能产生信号噪声。(b)悬浮总线能引起额外的功率损耗。 (c)应该在设计中避免悬浮总 线。 18、综合软件的功能： 将一个低级别的设计描述转换为一个功能上等效的高级别的设计描述； 将一个用某一种 HDL 语言描述的设计转换为一个等效的用另一种 HDL 语言描述的设计； 从一个设计描述中产生一组测试向量； 从一个功能上等效的、高级别的设计描述中产生一个低级别的设计描述。 EDA 设计输入方式主要包括（文本输入）、（图形输入）和（波形输入）三种。 EDA 的设计验证包括（功能仿真）、（时序仿真）、（硬件测试）三个过程。 当前最流行并已成为 IEEE 标准的硬件描述语言包括（VHDL）和（Verilog HDL）。 将硬件描述语言转化为硬件电路的重要 EDA 软件称为（综合器）。 VHDL 用于综合的数据类型主要有（标量）型、复合型和子类型，其中第一种类型包括所有的简单类 型如（整数型）、（实数型）、（枚举型）等。 VHDL 中的数据对象有（信号）、（变量）、（常量）三种，端口属于（信号）。 QuartusII 支持（图形）、（文本）、（波形）等不同源程序输入方式。 \maxplus2\max2lib\prim 是 QuartusII 的（基本）元件库，包括（门电路）、（触发器）