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山东大学电子设计自动化试卷 一、单项选择题：（20 分） 1． IP 核在 EDA 技术和开发中具有十分重要的地位；提供用 VHDL 等硬件描述语言描述的功能块，但不涉及 实现该功能块的具体电路的 IP 核为__________。 A .软 IP B.固 IP C.硬 IP D.都不是 2． 综合是 EDA 设计流程的关键步骤，在下面对综合的描述中，_________是错误的。 综合就是把抽象设计层次中的一种表示转化成另一种表示的过程； 综合就是将电路的高级语言转化成低级的，可与 FPGA / CPLD 的基本结构相映射的网表文件； 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系 是唯一的（即综合结果是唯一的）。 3． 大规模可编程器件主要有 FPGA、CPLD 两类，下列对 FPGA 结构与工作原理的描述中，正确的是 ____。 FPGA 是基于乘积项结构的可编程逻辑器件； FPGA 是全称为复杂可编程逻辑器件； 基于 SRAM 的 FPGA 器件，在每次上电后必须进行一次配置； 在 Altera 公司生产的器件中，MAX7000 系列属 FPGA 结构。 4． 进程中的变量赋值语句，其变量更新是_________。 立即完成； 按顺序完成； 在进程的最后完成； 都不对。  5． VHDL 语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述 ___________。 器件外部特性； 器件的综合约束； 器件外部特性与内部功能； 器件的内部功能。 6． 不完整的 IF 语句，其综合结果可实现________。 A. 时序逻辑电路 B. 组合逻辑电路 C. 双向电路 D. 三态控制电路 7． 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速度（即速度优化）； 指出下列哪些方法是面积优化_________。 ①流水线设计 ②资源共享 ③逻辑优化 ④串行化 ⑤寄存器配平 ⑥关键路径法 A. ①③⑤ B. ②③④ C. ②⑤⑥ D. ①④⑥ 8． 下列标识符中，__________是不合法的标识符。 A. State0 B. 9moon C. Not_Ack_0 D. signall 9． 关于 VHDL 中的数字，请找出以下数字中最大的一个：__________。 2#1111_1110# 8#276# 10#170# 16#E#E1 10．下列 EDA 软件中，哪一个不具有逻辑综合功能：________。 Max+Plus II ModelSim Quartus II Synplify 第 1 页 共 5 页 Error: Error: Line 12: File e:\mywork\test\cnt10.vhd: VHDL syntax error: If statement must have THEN, but found BEGIN instead 二、EDA 名词解释，写出下列缩写的中文（或者英文）含义：（10 分） 1. VHDL FPGA RTL SOPC EAB 三、VHDL 程序填空：（10 分） 下面程序是参数可定制带计数使能异步复位计数器的 VHDL 描述，试补充完整。 -- N-bit Up Counter with Load, Count Enable, and -- Asynchronous Reset library ieee; use IEEE.std_logic_1164.all; use IEEE.________________.all; use IEEE.std_logic_arith.all; entity counter_n is __________ (width : integer := 8); port(data : in std_logic_vector (width-1 downto 0); load, en, clk, rst : ______ std_logic; q : out std_logic_vector (_____________ downto 0)); end counter_n; architecture behave of _______________ is signal count : std_logic_vector (width-1 downto 0);  四、VHDL 程序改错：（10 分） 仔细阅读下列程序，回答问题 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY CNT10 IS PORT ( CLK : IN