很详细经典地表述PLL和DLL地区别.pdfVIP

实用标准文案 DLL 和 PLL 是两个完全不同的东西，用在不同的地方。 DLL-Delay locked loop 用在数字电路中，用来自动调节一路信号的延时，使两路信号的相位一致（边沿 对齐）， 在需要某些数字信号（比如 data bus 上的信号）与系统时钟同步的情况下， DLL 将两路 clock 的边沿对齐（实际上是使被调节的 clock 滞后系统 clock 整数个周期），用被调节的 clock 做控制信号， 就可以产生与系统时钟严格同步的信号（比如输出数据 data 跟输入 clock 同步，边沿的延时不受到电压、 温度、频率影响）。 PLL--Phase locked loop 除了用作相位跟踪（输出跟输入同频同相，这种情况下跟 DLL 有点相似）外， 可以用来做频率综合 （frequency synthesizer ）,输出频率稳定度跟高精度低漂移参考信号 （比如温补晶振） 几乎相当的高频信号，这时，它是一个频率源。利用 PLL ，可以方便地产生不同频率的高质量信号， PLL 输出的信号抖动（频域上表现为相噪）跟它的环路带宽，鉴相频率大小有关。总的说来， PLL 的环路带宽 越小，鉴相频率越高，它的相位噪声越小（时域上抖动也越小）。 由于在实际 ADC 系统中，采样系统总的动态特性主要取决于采样时钟的抖动特性， 如果对频率要求不是太 高， VCXO 是比较好的选择。如果确实需要可变频率低抖动时钟，则基于 PLL 的时钟发生器是最好选择。 从应用上看 DLL 即 Delay Lock Loop, 主要是用于产生一个精准的时间延迟 , 且这个 delay 不随外界条件如温度 , 电压的变化而改变 .这个 delay 是对输入信号的周期做精确的等分出来的 , 比如一个输入信号周期为 20ns, 可以设计出等分 10 份的 delay, 即最小 2ns 的 delay. 这在高速界面做 clock recovery and data recov ery 上很有用处。 由于普通的 delay cell 在不同的 corner 其 delay 会发生很大的变化 (FF 与 SS 相差几乎 3 倍), 有时候会被迫采用 DLL 来产生一个精准的 delay 而不是用普通的 delay cell. 而 PLL 即 Phase lock loop, 主要是根据一个输入时钟产生出一个与输入时钟信号 in phase 的倍/ 除 频时钟， 其中倍频时钟和输入、输出时钟 in phase 是最主要的应用。 从内部结构上来看 DLL 只有一个大的反馈环来调节最后 1T 后的信号与输入信号 in phase 来保证 delay 出来的结果是对 输入信号周期的均分， 如示意图 ; 输出信号只是对输入信号的一个 delay, 即为同频且有一个固定的 phase 差，同时由于输出信号与输入直接关联，输入信号的 jitter ，frequency 漂移会直接反映在输出信号上。 在实现上，可以是模拟电路也可以是数字电路实现，但绝大多数应该是模拟电路实现比较好，因为需要调 节电压来补偿环境变化带来的 delay 变化。 精彩文档 实用标准文案 PLL 除了有一个大的反馈环来让 PLL 振出的 clock 与 reference clock in phase ，内部还有一个小的 ring oscillatorl 来振出想要的 clock ，如示意图。由于输出 clock 是由一个单独的 ring oscillator 振出来 的，所以与 reference clock 的 jitter ，frequency 漂移几乎完全无关。但由于是内部自己起振，所以比 D LL