课程设计---4位二进制全加器全减器.pdfVIP

组合逻辑电路课程设计之—— 4 位二进制全加器/全减器 作者：姓名：周志敏 学号：2907301001 姓名：王光甫 学号：2907301007 姓名：沈俊楷 学号：2907301004 课程设计题目要求： 使用 74LS283 构成 4 位二进制全加\全减器。 具体要求：1）列出真值表； 2）画出逻辑图 ； 3）用 Verilog HDL 进行仿真。 摘要 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减 器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费 资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用 率和进位速度等两方面 问题。多为加法器的构成有两种方式：并行进 位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运行速 度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加 器比串行加法器的资源占用差距也会越来越大。 本文将采用4 位二进制并行加法器作为折中选择，所选加法器为 74LS283，74LS283 是 4 位二进制先行进位加法器，它只用了几级逻辑 来形成和及进位输出，由其构成4 位二进制全加器；而四位的全减器可 以用加法器简单的改造而来。 采用 Verilog HDL 对四位的全加器-全减器进行仿真。 关键字 74LS283，全加器，并行进位，串行进位，全减器，Verilog HDL 仿 真 总电路设计 一、硬件电路的设计 该 4 位二进制全加器以 74LS283 （图 1）为核心，采用先行进位方 式，极大地提高了电路运行速度，下面是对 4 位全加器 电路设计的具 体分析。 图 1 1）全加器 全加器是针对多于一位的操作数相加，必须提供位与位之间的进 位而设计的一种加法器，具有广泛而重要的应用。其除有加数位 X 和 Y ，还有来自低位的进位输入 CIN，和输出 S （全加和）与 COUT （送给 高位的进位），满足下面等式：       S  X  Y  CIN  X Y  CIN  X Y  CIN  X Y  CIN  X Y  CIN COUT  X Y  X  CIN  Y  CIN 其中，如果输入有奇数个 1，则 S 为 1 ；如果输入有 2 个或 2 个以 上的 1，则 COUT 为 1。实现全加器等式的电路如图3 所示，逻辑符号 见下 图2 图3 2）四位二进制加法器 a) 串行进位加法器 四位二进制加法器可以采用 4 个一位全加器及连成串行进位加 法器，其实现框图如下 输入： Input ： A3A2A1A0 加数输入 B3B2B1B0 加数输入 C0 进位输入（CIN) 输出： Output S3S2S1S0 和数输出 C4 进位输出 (COUT) b）超前位链结构加法器 S  A  B  C i1 令 G  A B 产生进位 P  A  B 产生传 i i i i i i COUT  AB  Ci1(A 