VHDL之一位全减器.pdf

精品文档 一位全减器实验 实验目的： 1. 首先设计一位半减器， 然后设计出半减器， diff 是输出差， s_out 是 借位输出， sub_in 是借位输入。半减器的实验程序为： library ieee; use ieee.std_logic_1164.all; entity h_suber is port (x,y : in std_logic; diff,s_out : out std_logic ); end h_suber ; architecture hdlarch of h_suber is begin process(x,y) begin diff = x xor y; s_out = (not x) and y; end process; end hdlarch; 2．以 1 位全减器为基本硬件，构成串行借位的 8 位减法器，要求用例化语句来完成此 项设计 ( 减法运算是 x – y - sun_in = diffr) 。以一位半减器为实体，生成器件，连 接如下图的电路，使之构成以为全减器 实验仿真波形： 。 1欢迎下载 精品文档 。 2欢迎下载 精品文档 四位全减器实验 1. 实验原理： （1）利用前面设计的全减器（一位全减器）生成元件； （2 ）建立新的原理图，完成 4 位全减器的设计； （3）进行波形仿真验证 ； 2. 实验仿真波形图： 。 3欢迎下载 精品文档 7 段数码显示译码器设计 1、实验目的： 学习 7 段数码显示译码器设计、多层次设计方法、和总线数据输入方式的仿 真，并进行电路板下载验证。 2、实验原理： 7 段数码是纯组合电路， 通常的小规模专用 IC ，如 74 或 4000 系列的器件只 能作十进制 BCD码译码， 然而数字系统中的数据处理和运算都是 2 进制的， 所以输出表达都 是 16 进制的，为了满足 16 进制数的译码显示， 最方便的方法就是利用 VHDL译码程序在 FPGA 或 CPLD中实现。本项实验很容易实现这一目的。例 2 作为 7 段 BCD码译码器的设计，输出 信号 LED7S的 7 位分别接如实验图 2 数码管的 7 个段，高位在左，低位在右。例如当 LED7S 输出为 1101101 时，数码管的 7 个段： g 、f