第6章 基本数字逻辑单元HDL描述（第5讲）.pdf

基本数字逻辑单元HDL描述 基本数字逻辑单元HDL描述 --有限自动状态机HDL描述 有限自动状态机FSM （Finate State Machine ）的设计 是复杂数字系统中非常重要的一部分，是实现高效率高 可靠性逻辑控制的重要途径。 大部分数字系统都是由控制单元和数据单元组成的。 数据单元负责数据的处理和传输，而控制单元主要是控制数据 单元的操作的顺序。 在数字系统中，控制单元往往是通过使用有限状态机实现的， 有限状态机接受外部信号以及数据单元产生的状态信息，产生 控制信号序列。 有限自动状态机HDL描述 --FSM设计原理 有限状态机可以由标准数学模型定义。此模型包括一组状态、状态 之间的一组转换以及和状态转换有关的一组动作。有限状态机可以 表示为： M (I,O,S,f,h) 其中： S {S } 表示一组状态的集合 i I {I j } 表示一组输入信号 O {O } 表示一组输出信号 k f (S ,I ) : S I S 为状态转移函数 i j h(S ,I ) : S I O 为输出函数 i j 有限自动状态机HDL描述 --FSM设计原理 从上面的数学模型可以看出，如果在数字系统中实现有 限状态机，则应该包含三部分： 状态寄存器； 下状态转移逻辑； 输出逻辑。 有限自动状态机HDL描述 --状态定义及编码规则 状态变量定义的Verilog HDL描述 reg[2:0] present_state,next_state; parameter s0=3’b000, s1=3’b001, s2=3’b010, s3=3’b011, s4=3’b100; 有限自动状态机HDL描述 --状态定义及编码规则 Xilinx ISE提供了One_Hot、Gray、Compact、Johnson 、 Sequential、Speed1、User 的编码方式。 典型编码格式 十进制数 二进制码 Gray码 Johnson码 One-hot吗 0 000 000 000 001 1 001 001 001 010 2 010 011 011 100 3 011 010 111 1000 4 100 110 5 101 111 6 110 101 7 111 100 有限自动状态机HDL描述 --FSM的分类及描述 Moore型状态机 Moore型状态机的输出仅与状态机的状态有关，与状态机的输入 无关。 有限自动状态机HDL描述 --FSM的分类及描述 设计序列检测器。该序列检测器将检测序列“1101”， 当检测到该序列时，状态机