第5章-Verilog HDL语法规范（第7讲）-5.7.pdf

Verilog HDL语言规范 Verilog HDL分配 分配(也称赋值）是最简单的机制，用于给网络和变 量设置相应的值。Verilog HDL提供了两种基本形式的分 配： 连续分配 用于给网络分配值。 过程分配 用于给变量分配值。 Verilog HDL分配 Verilog HDL还额外提供了两种分配形式 assign /deassign force/release 称之为过程连续分配。 一个分配由两部分构成，包括： 左侧和右侧，它们通过 “=”隔开。 或者在非阻塞过程赋值中，使用 “=”隔开。 右侧可以是任意表达式。 Verilog HDL分配 根据连续分配或者过程分配，左边的赋值（分配）类型遵守下表的 规则。 描述类型 左侧 连续分配 1．网络（标量或者矢量） 2．一个向量网络的常数位选择 3．一个向量网络的常数部分选择 4．一个向量网络的常数索引的部分选择 5．以上任何左侧的连接或者嵌套的连接 过程分配 1．变量（标量或者矢量） 2．一个向量寄存器、整数或者时间变量的比特选择 3．一个向量寄存器、整数或者时间变量的部分选择 4．一个向量寄存器，整数或者时间变量索引的部分选择 5．存储器字 6．以上任何左侧的连接或者嵌套的连接 Verilog HDL分配 --连续分配 连续分配包括： 网络声明分配 连续分配描述 Verilog HDL分配 --连续分配 网络声明分配 前面讨论了声明网络的两种方法，这里给出第三种方法，即：网络 声明分配。在声明网络的相同描述中，允许在网络上使用连续分配。 Verilog HDL分配 --连续分配 连续分配的网络声明格式Verilog HDL描述的例子 wire (strong1, pull0) mynet= enable ; 注： 由于一个网络只能声明一次，所以对于一个特定的网络来说，只 能分配一个网络声明。这和连续分配描述是不一样的。连续分配描 述中，一个网络可以接受连续分配形式的多个分配。 Verilog HDL分配 --连续分配 连续分配将为一个网络数据类型设置一个值。网络可能明 确的声明，或者根据隐含声明规则继承一个隐含声明。 给一个网络进行分配是连续的和自动的。换句话说，任何时 候，只要右边的一个操作表达式的操作数发生变化，则将改变整个 右边表达式。 如果新的值和以前的值不一样，则将给左边分配新的值。 Verilog HDL分配 --连续分配 连续分配描述的语法格式如下： assign variable=expression ； 其中： variable为网络数据类型。 expression为赋值表达式。 Verilog HDL分配