信号完整性透彻剖析析方宇杰.pptVIP

高速电路信号完整性分析及 PCB设计基础 北京理工大学珠海学院 方宇杰 内容提要 信号完整性分析的必要性 何谓“高速电路”? 信号上升时间RT与信号带宽BW 信号完整性分析基础 传输线的物理基础 传输线与反射 传输线与串扰 差分对与差分阻抗 3.高速电路PCB设计基础 当今流行的PCB设计工具简介 电阻、电容的选型及应用 PCB设计要点 参考书目 《信号完整性分析》 Eric bogat in著,李玉山译 ·《高速数字设计》 Howard johnson著,沈立译 ·《信号完整性问题和印制电路板设计》刘雷波译 《高速电路设计实践》王剑宇编著 1.信号完整性分析的必要性 电路设计只存在两类人: 已经遇到信号完整性问题的人 将要遇到信号完整性问题的人 物理互连的电阻、电容、电感和传输线效应影响 了系统性能。Eric将后果归结为四类SI问题: 反射( reflection); 串扰( cross ta1k); 电源噪声(同步开关SN、地弹、轨道塌陷); 电磁干扰(EMI) 高速电路的简单判断方法 根据时钟频率」佔算有效带宽BW BW=5×f(GHz)(保守估计) 计算信号有效波长λ:(信号在PCB上的速度:6imns) 6(in/ns) BWBW(GHZ 判断:如果信号传输长度L≥/6=1/Bwin),则 可以认为此电路为高速电路! 算例1:时钟频率为50MHz,BW=025GHz,则尺寸L大于4n(约10cm) 算例2:时钟频率为20MHz,BW=0.10GHz,则尺寸L大于10n(254cm) 均可认为是高速电路! 低速信号:集总式思维,认为传输线上各点 状态相同,在分析时可被集中成一点; 高速信号:分布式思维,认为传输线上各点 状态不同,在分析时应视为不同的多点! 信号上升时间(RT) 第一种定义为10-90上升时间,即信号从高 电平的10%上升到90%所经历的时间。 另一种是20-80上升时间,即信号从高电平 的20%上升到80%所经历的时间 两种都被采用,从IBIS模型中可看到这点。 对于同一种波形,自然20-80上升时间要更 短 信号上升时间RT约为信号周期Tck的7% 1.I period 0.6 rIse time 0. I 000.20.40.60.81.01.2141.6|.82.0 Time. nsec 带宽BW(膝频率Fkne)与上升时间RT的 关系: BW=035/RT=5×fck 35 2175/3 05 111512 信号的上升边沿越陡峭,上升时间越短,信号的 带宽越宽!此处时钟频率虽然只有100MHz,但 其有效带宽可能超过500MHz!