用状态机实现ADC0809的采样控制电路.docVIP

PAGE 1 实验二 用状态机实现ADC0809的采样控制电路 一、实验目的： 1.学习用状态机对A/D转换器ADC0809的采样控制电路的实现。 二、 实验仪器 1．PC机一台 2． KHF-5 CPLD/FPGA实验开发系统一套。 三、实验要求 １．查阅ADC0809芯片资料。 ２．预习实验内容。 四、原理说明： ADC0809是CMOS的8位A/D转换器，片内有8路模拟开关，可控制8个模拟量中的一个进入转换器中。ADC0809的分辨率为8位，转换时间约100us，含锁存控制的8路多路开关，输出有三态缓冲器控制，单5V电源供电。 主要控制信号说明：如下图所示，START是转换启动信号，高电平有效；ALE是3位通道选择地址（ADDC、ADDB、ADDA）信号的锁存信号。当模拟量送至某一输入端（如IN1或IN2等），由3位地址信号选择，而地址信号由ALE锁存；EOC是转换情况状态信号（类似于AD574的STATUS），当启动转换约100us后，EOC产生一个负脉冲，以示转换结束；在EOC的上升沿后，若使输出使能信号OE为高电平，则控制打开三态缓冲器，把转换好的8位数据结果输至数据总线。至此ADC0809的一次转换结束了。 五、实验内容及实验步骤 1、利用quartus2进行文本编辑输入和仿真测试；给出仿真波形。最后进行引脚锁定并进行测试，硬件验证对ADC0809的控制功能。 2、建议引脚锁定为：oe为p18。ale为p19。ina0--ina7为p24 p25 p26 p27 p28 p29 p30 p31。adda addb addc分别对应芯片管脚p36 p37 p38。eoc为p39。ck（08096时钟）为p40。Inclk（状态机时钟）为p80。Start引脚和ale短接，因此共用p19。 采样数据用数码管seg1，seg2显示： seg1的a,b,c,d,e,f,g段 161，162，163，164，166，167，168； seg2的a,b,c,d,e,f,g段 170，172，173，174，175，176，177。 3、实验现象为采样0809的数字量由数码管显示，w1 5k可调节输入0809电平的大小。下载目标文件后，可用螺丝刀旋转实验系统的电位器w1，以便为ADC0809提供变化的待测模拟信号，这时数码管1和2将显示ADC0809采样输出并被锁存的数字值（16进制）。 4. 时钟模块对外部输入时钟进行分频,形成模数转换器所需的工作时钟和各控制信号基础脉冲。具体对AD0809来说,其最小控制信号脉宽为100 ns,可取外部输入时钟 ,对其进行 分频得到。 六、实验代码： LIBRARY IEEE; --本例子中的时钟需要修改，太大了；0809工作时钟信号应为650k左右 USE IEEE.STD_LOGIC_1164.ALL; use ieee.std_logic_unsigned.all; ENTITY ad0809 IS PORT ( ina : IN STD_LOGIC_VECTOR(7 DOWNTO 0); --0809的8位转换数据输ru CLK ,EOC : IN STD_LOGIC; --CLK xitong工作时钟 ALE, ck, OE : OUT STD_LOGIC; --ck是0809de 工作时钟 adda,addb,addc:out std_logic; outa : OUT STD_LOGIC_VECTOR(13 DOWNTO 0)); END ad0809 ; ARCHITECTURE behav OF ad0809 IS signal fp,fq:std_logic_vector(9 downto 0); signal f,e:std_logic; TYPE states IS (st0, st2, st3,st4,st5,st6) ; --定义各状态子类型 SIGNAL current_state, next_state: states ; SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0); SIGNAL LOCK : STD_LOGIC; -- 转换后数据输出锁存时钟信号 BEGIN ADDA = 0;addb=0;addc=0;--sa=ina; process( CLK) begin if( CLKevent and CLK=1)then if fq=3 then