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. --半加器描述(1)：布尔方程描述方法 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b)) ; co = a AND b ; END ARCHITECTURE fh1; --半加器描述(2)：真值表描述方法 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL ab : STD_LOGIC_VECTOR(1 DOWNTO 0) ; --定义标准逻辑位矢量数据类型 BEGIN ab = a b ; --a相并b，即a与b并置操作 PROCESS(ab) BEGIN CASE ab IS --类似于真值表的CASE语句 WHEN 00 = so=0; co=0 ; WHEN 01 = so=1; co=0 ; WHEN 10 = so=1; co=0 ; WHEN 11 = so=0; co=1 ; WHEN OTHERS = NULL ; END CASE; END PROCESS; END ARCHITECTURE fh1 ; --或门逻辑描述 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b : IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b ; END ARCHITECTURE one ; --1位二进制全加器顶层设计描述 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY f_adder IS PORT (ain，bin，cin : IN STD_LOGIC; cout，sum : OUT STD_LOGIC ); END ENTITY f_adder; ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder --元件定义语句 PORT ( a，b : IN STD_LOGIC; co，so : OUT STD_LOGIC); END COMPONENT ； COMPONENT or2a PORT (a，b : IN STD_LOGIC; c : OUT STD_LOGIC); END COMPONENT； SIGNAL d，e，f : STD_LOGIC; --定义3个信号作为内部的连接线。 BEGIN u1 : h_adder PORT MAP(a=ain，b=bin，co=d，so=e); --元件例化语句 u2 : h_adder PORT MAP(a=e， co=f， b=cin， so=sum); u3 : or2a PORT MAP(d，f，cout); END ARCHITECTURE fd1; 4. 生成语句 GENERATE语句用来产生多个相同的结构，适合于生成存储器阵列和寄存器阵列。 GENERATE语句有两种格式： [标号：] FOR 循环变量 IN 取值范围 GENERATE 说明 BEGIN 并行语句 END GENERATE [标号] ； 或 [标号：] IF 条件 GENERATE 说明
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