第4章组合逻辑电路PPT课件.ppt

第 四 章; ;4.1 基 本 概 念; ; ;一般步骤：; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; ; 例如，如下图所示是由与非门构成的组合电路，该电路有3个输入变量，1个输出函数。; ; ; ; ; ; ; ; ; ; ; ; ; ; ;4.5 常用中规模组合逻辑器件;　　1．串行进位二进制并行加法器 由全加器级联构成，高位的进位输出依赖于低位的进位输入。;　　串行进位并行加法器的特点： 　　1.被加数和加数的各位能并行到达各位的输入端 2.各位的进位由低位向高位逐级串行传递 3.运算速度受进位信号???递的影响，位数越多，速度就越低。 ;超前进位二进制并行加法器的构成思想如下：;　　当 i=1、2、3、4时，可得到4位并行加法器各位的进位输出函数表达式为：;　　由于C1～C4是Pi、Gi和C0的函数，即Ci=f(Pi,Gi,C0),而Pi、Gi又是 Ai、Bi的函数，所以，在提供输入Ai、Bi和C0之后，可以同时产生C1～C4。通常将根据Pi、Gi和C0形成C1～C4的逻辑电路称为先行进位发生器。;;;实现给定功能的逻辑电路图如下图所示。;　　例2 用4位二进制并行加法器设计一个4位二进制并行加法/减法器。 ;　　分析结果表明，可用一片4位二进制并行加法器和4个异或门实现上述逻辑功能。 ;实现给定功能的逻辑电路图如下： ;　　例3 用一个4位二进制并行加法器和六个与门设计一个乘法器，实现A×B,其中 　　　　　　A = a3a2a1 , B = b2b1 。;　　☆ 1位二进制数乘法 法则和逻辑“与”运算法则相同，“积”项aibj(i=1，2，3；j=1，2)可用两输入与门实现。 　　☆ 对部分积求和可用并行加法器实现。 　　电路可由6个两输入与门和1个4位二进制并行加法器构成。;4.5.2 译码器与编码器 ;1．二进制译码器 ; 常见的MSI二进制译码器有2-4线(2输入4输出)译码器、3-8线(3输入8输出)译码器和4-16线(4输入16输出)译码器等。 以3-8线译码器74138为例，图(a)、(b)所示分别是该译码器的管脚排列图和逻辑符号。 ;74138译码器真值表;　　译码器在数字系统中的应用非常广泛，典型用途是实现地址译码、指令译码等。此外，还实现各种组合逻辑功能。下面举例说明在逻辑设计中的应用。 ;全减器真值表 ; 将全减器的输入变量Ai Bi Gi-1依次与译码器的输入A2、A1、A0相连接，译码器使能输入端 接固定工作电平，便可在译码器输出端得到输入变量的最小项之“非”。 根据全减器的输出函数表达式，将相应最小项的“非”送至与非门输入端，便可实现全减器的功能。逻辑电路图如下图所示。 ; 例2 用译码器和适当的逻辑门设计一个乘法器，用于产生两个2位二进制数相乘的积。;　　由真值表可写出输出函数表达式为：; 如何实现呢？显然，可以采用4-16线译码器和4个与非门实现该电路功能。能否用3-8线译码器实现呢？; 逻辑电路图如下图所示。 ; 功能:数字显示译码器是驱动显示器件(如荧光数码管、液晶数码管等)的逻辑部件，它可以将输入代码转换成相应数字，并在数码管上显示出来。 ;　　七段译码显示原理图如图(a)所示，图(b)给出了A3、A2、A1、A0的16种取值与显示字符的对应关系。 ;　　类型：编码器按照被编信号的不同特点和要求，有各种不同的类型，最常见的有二—十进制编码器（又称为十进制—BCD码编码器）。下面以二—十进制编码器为例进行简单介绍。;　　这种编码器由10个输入端代表10个不同数字，4个输出端代表相应BCD代码。结构框图如下： ;按键式8421码编码器结构图： ;输入 I0 I1 I2 I3 I4 I5 I6 I7 I8 I9;　　二—十进制优先编码器的功能与普通二—十进制编码器的区别在于它允许多个输入信号同时有效，按照高位优先的规则进行编码。;4.5.3 多路选择器和多路分配器 ;1．逻辑特性 ; 2．典型芯片 ;(2)四路数据选择器74153的功能表 ; 类似地，可以写出2n路选择器的输出表达式为 ; 实现方法： 将函数的n个变量依次连接到MUX的n个选择变量端，并将函数表示成最小项之和的形式。若函数表达式中包含最小项mi，则相应MUX的Di接1，否则Di接0。 ; 可通过比较8路数据选择器的输出表达式和给定函数表达式得到验证。; 逻辑函数F的表达式为 ; (2) 用具有n个选择控制变量的多路选择器实现n