数电实验数字钟.docxVIP

数字钟设计是数字电路中的一个典型应用，设计方法很多，现在要介绍的是用 CPLD 设计数字钟的方法。 设计目的 掌握各类计数器以及他们相连的设计方法；掌握多个数码管显示的原理与方法； 掌握CPLD技术的层次化设计方法；掌握使用 VHDL语言的设计思想；对整个系统的 设计有一个了解。 设计要求 （1） 能进行正常的时、 分、秒计时功能，分别由6个数码管显示24h、60min、60s。 （2） 按下sa键时，计数器迅速递增，并按 24h循环，计数23h后再回00. （3） 按下sb键时，计数器迅速递增，并按 60min循环，计数满59min后再回00, 但不向“时“进位。 （4） 利用扬声器整点报