FPGA4位全加器的设计.docxVIP

专业文档供参考，如有帮助请下载。 专业文档供参考，如有帮助请下载。 目录 TOC \o 1-5 \h \z \o Current Document 一、 设计原理 1 \o Current Document 二、 设计目的 1 \o Current Document 三、 设计内容 2 \o Current Document 四、 设计步骤 2 \o Current Document 五、 总结与体会 6 4位全加器设计报告 一、设计原理 全加器是指能进行加数、被加数和低位来的进位信号相加，并根据求和结果 给出该位的进位。 4位加法器可以采用4个以为全加器级连成串行进位加法器，如下图所示, 其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位 来到后才能进行，因此它的延迟非常可观，高速运算无法胜任。 幻也 A2 幻也 A2 62 Al Bl Ao Eoda A和B A和B为加法器的输入位串，对于4位加法器其位宽为4位，S为加法器输 出位串，与输入位串相同，C为进位输入（CI）或输出（CO）。 实现代码为： 全加器真值表如下： module adder4(cout,sum,i na,i nb,c in); output[3:0]sum; output cout; in put[3:0]i na,i nb; in put cin; assig n {co un t,sum}=ina+in b+c in; en dmodule 输入 输出 Xi Yi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 、设计目的 、设计目的 ⑴熟悉ISE9.1开发环境，掌握工程的生成方法。 ⑵熟悉SEED-XDTK XUPV2Pro实验环境。 ⑶了解Verilog HDL语言在FPGA中的使用。 ⑷了解4位全加器的Verilog HDL语言实现。 三、设计内容 用Verilog HDL语言设计4位全加器，进行功能仿真演示 四、设计步骤 1、创建工程及设计输入。 ⑴在E: 目录下，新建名为count8的新工程。 ⑵器件族类型(Device Family)选择“ Virtex2P” 器件型号(Device)选“ XC2VP30 ff896-7 ” 综合工具(Synthesis Too)选“ XST(VHDL/Verilog) 仿真器(Simulator)选“ ISE Simulator” Pruject Tigard - Device Proper!ies Seltct ths Device dd Dasipi Fl制 fer the Prj*at Property Vu? Value Product Category Ml Family VirteK2P 7 Device IC2VP3O |v Package： FG676 |v Spe?d -T |v Top-Level Sowrce Type HDL Synthesis Tool JIST (VHDL/Verilog) v SimiuLtor I￡E Simulitor CVHDL/Vsriloe) v Preferred Laitguage Verilog v Enable Enhanced. pL S■□mmary Enabl Message Filtering Display Incr?m?ntal Mtssagai ■pre Iafo € ￡ack [mt Caiic gl ⑶下面一直next和确定 ⑷设计输入：在源代码窗口中单击右键，在弹出的菜单中选择“ New Source” 在弹出的对话框中选择“ Verilog Moudle”，在右端的“ File name”中输入源文件 名adder4,下面各步单击“ Next”按钮。 Wi EArd.)Verilog ModuleC. \pr oj ect 1 \ couiitS0 Add to projecttt or e Info直心色 Wi EArd.) Verilog Module C. \pr oj ect 1 \ couiitS 0 Add to project tt or e Info 直心色 \j IF (Coregen Ar chi tectur e =C1 Schem^ti ￡ Di agr Am Test Bench- WaveFornii I User Document ^Verilog Test Fixture VML Modulg 話 VKDL QvrajL VKDL Embedded! ProcesEor Library Packag