通用的Verilog HDL 奇数偶数分频器.docVIP

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2020-10-02 发布于浙江
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通用的Verilog HDL 奇数偶数分频器.doc

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基于Verilog HDL的分频器设计 \o Verilog wbrHDL的分频器设计 Verilog HDL的分频器设计作者： \o camel_road nyj 文中的第一个模块为通用的偶分频模块，第二个模块为通用的奇分频模块，2个模块分频占空比都为1:1，使用时只需将相应模块中parameter DIV_N = N; 中的N改为想要的分频数即可。 /******************************************** **File name: Divide_Frequency_module **Author: nyj **Version: **Data: 11/7/17 **Description: Even divide FPGA CLK frequency **********************************************/ module Divide_Frequency_module ( input CLK_In, input RSTn, output CLK_Out ); /*****************************************/ parameter DIV_N = N; /***********************************************/ reg [DIV_N:0] count; reg clk_N; always @ ( posedge CLK_In or negedge RSTn ) begin if(!RSTn) begin count = 1b0; clk_N = 1b0; end else if( count == DIV_N/2 - 1b1) begin count = 1b0; clk_N = ~clk_N; end else count = count + 1b1; end /***********************************************/ assign CLK_Out = clk_N; /*************************************************/ endmodule module Divide_Frequency_module ( input CLK_In, input RSTn, output CLK_Out ); /*****************************************/ parameter DIV_N = N; /***********************************************/ reg [DIV_N:0] count_p; always @ ( posedge CLK_In or negedge RSTn ) begin if(!RSTn) count_p = 1b0; else if( count_p == DIV_N - 1b1) count_p = 1b0; else count_p = count_p + 1b1; end /***********************************************/ reg [DIV_N:0] count_n; always @ ( negedge CLK_In or negedge RSTn) begin if(!RSTn) count_n = 1b0; else if(count_n == DIV_N - 1b1) count_n = 1b0; else count_n = count_n + 1b1; end /************************************************/ reg clk_N_p; always @ ( posedge CLK_In or negedge RSTn ) begin if(!RSTn) clk_N_p = 1b0; else if(count_p = DIV_N/2) clk_N_p = 1b1; else clk_N_p = 1b0; end /***********************************************/ reg clk_N_n; always @ ( negedge CLK_In or negedge RSTn ) begin if(!RSTn) clk_N_n = 1b0; else i