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高速可复用SP总线设计与验证 指导教师:杨慧晶 设计人:王瑞 学号:0614020105 答辩主要内容 论文结构 课题背景 相关知识 主要设计内容与实现 总结 致谢 Page2 课题背景 SP( Serial Peripheral Interface)串行外设接口总线是一种3线同步全双 工串行通信接口总线本文的工作就是根据业界通用的SP总线的标准 设计一种可复用的高速SP总线。由于SP本身没有应答机制,对传输 时序要求比较严格,所以就需要一个稳定可靠的同步时钟。针对这种需 要,本文工作中特别设计了一个对奇偶分频分别考虑的时钟生成模块提 供可靠的同步串行时钟。执行串并转换功能的数据传输模块结构简单, 消耗硬件资源少,但却有很强的功能 Page3 高速可复用SP总线 SPI总线相关知识介绍 Page. 4 高速可复用SP|总线的主要特征 1,全双工同步串行数据传输; 2,传输字长可变,最多可同时传输128位 n3,支持MSB和LSB ■4,控制寄存器和传输寄存器分别在时钟上升沿或下降沿写 入数据 n5,8根从机选择线; n6,只用一个主时钟,完全静态同步设计; 7,采用最简洁的 Verilog语言,模块完全可综合 Page5 主模块接口信号 SP丨的一个显著的特点就是接口信号少,所以硬件开销小, 受到广大用户的青睐。它总共只有四个信号,分别是 SS:输出信号,从机选择信号; ■SCLK:输出信号,系统主时钟。作为主端和从端的时钟输 入 ■Mosl:输出信号,主机输岀从机输入的传输数据; MS○:输入信号,主机输入从机输出的传输数据。 Page6 sP的典型结构 主控器 受控審 Page.7 WISHBONE接口信号 M「3E段掩笑護s特划东套翻義号主块之间用了 Wb clk i:输入信号,主机时钟信号,所有W| SHBONE输出信号都在 Wb clk i的上升沿有效 Wb rst i:输入信号,同步复位信号,高有效,使得WSHB○NE接口内部的 状态机全部恢复到起始态; Wb we i:输入信号,输入数据的写使能,该位有效时可以向控制寄存器写入 控制字 b stb i:输入信号,表明一个有效数据传送周期 输入信号,有效总线周期输入,当该信号有效时,表明 总线是有效的,即它确定了总线周期的持续时间。 Wb cyc_ i从数据 楼蠢E 个比特开始有效,直到数据传输结束为止 输出信号,确认信号,当该信号有效时,表明一个总线周期结束, 也即一轮传输完毕; Wber^o:输出信号,总线周期出错提示信号。当该信号有效,表明总线周 期非正常结束,表示有错误发生,在本模块此位置低 输出信号,系统中断信号,表明传输正在进行中 Page8 SP寄存器介绍 ■SP总线所需要的基本寄存器有作为数据缓冲器的数据接 收寄存器、数据传输寄存器,用来存放控制字的控制与状 态寄存器,存放时钟分频值的时钟分频寄存器和储存从机 选择状况的寄存器 ■数据接收寄存器用来保存最后执行传输的被接收的数据 数据传输寄存器用来保存下一轮将要传输的数据 Page9 spi协议分析 MASTER LSB I I MISOMISO I MSB MASTER I I LSB SBIT SHIFT RE GISTER SBIT SHIFT REGISTER MOSI I MO SPI CLOCK GENERATOR Page:10