计算机组织与结构：LEC02_二进制与逻辑电路.pptVIP

* * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 作 业 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 时序逻辑电路 时序逻辑电路内部有存储单元，其行为由输入和内部单元的值共同决定 可分为同步时序逻辑电路和异步时序逻辑电路，计算机中主要用同步电路 在同步时序电路中，所有存储单元的变化由时钟统一触发 组合逻辑 寄存器 输入 输出 * RS触发器 其它寄存器电路的基础 S R Q Q S R Q Q * D门闩和D触发器 D门闩和D触发器 D C D-latch Q Q D C D-latch Q Q C D R S Q Q D C * EDFF电路 带输入使能的D触发器 只有E有效，才能输入 D C D Flip Flop Q E * 例：简单CPU的运算电路 16位IR 8个16位GPR 4位OP 三地址 Load-store结构 R0 en CLK R1 en CLK R2 en CLK R3 en CLK R4 en CLK R5 en CLK R6 en CLK R7 en CLK Mux8 Mux8 ALU 译码器 Mux2 * CMOS电路延迟 * CMOS电路延迟原理 输入电压变化时，输出电压的变化不是瞬时完成的 * CMOS电路延迟模型 与延迟相关的因素 输入transition、内部延迟、输出负载有关 负载包括下一级负载、连线延迟等 内部延迟(ns)+与负载（包括负载）有关的延迟（ns/fF） 二输入与非门为例 * CMOS电路延迟例子 假设Cout负载为60fF. Tlh(Cin-Cout) = TPhl(NAND2) + Thlf(NAND2)*(Cil(NAND3)+Cwire) + TPlh(NAND3) + Tlhf(NAND3)*Col = 0.10 + 0.015*(30+50) + 0.10 + 0.010 * 60 = 2.0ns * 连线延迟的计算 深亚微米电路中连线延迟占总延迟的大部分 以TSMC18的NAND2X1为例 内部延迟0.034ns 每pf延迟为4.5ns左右，输入电容0.004pf 计算连线延迟 综合时使用Wireload model：根据芯片类型和负载个数估计线长的一种统计模型 在布局后估算延迟：布局后线长比较准确了 详细布线后计算实际延迟：进一步考虑具体连线、互相干扰、过孔等精确连线信息 * Wireload Model的例子 wire_load(“WLM1) { resistance : 0 ; capacitance : 1 ; area : 1 ; slope : 0.005702 ; fanout_length(1, 0.003629); fanout_length(2, 0.006739); fanout_length(3, 0.010368); fanout_length(4, 0.014515); fanout_length(5, 0.019181); fanout_length(6, 0.024883); fanout_length(7, 0.031622); fanout_length(8, 0.039398); fanout_length(9, 0.048211); fanout_length(10, 0.057024); } wire_load(“WLM2) { resistance : 0 ; capacitance : 1 ; area : 1 ; slope : 0.004147 ; fanout_length(1, 0.002592); fanout_length(2, 0.004666); fanout_length(3, 0.007258); fanout_length(4, 0.010368); fanout_length(5, 0.013997); fanout_length(6, 0.018144); fanout_length(7, 0.022810); fanout_length(8, 0.027994); fanout_length(9, 0.033696); fanout_length(10, 0.038362); } * 标准库单元的延迟刻画 TSMC 0.18微米二输入与门的特征 面积 输入电容 最大负载 功耗 延迟（非