基于VHDL语言的数字电子钟课程设计.pdfVIP

学 海 无 涯 基于VHDL 语言的简易电子钟设计 [摘要] VHDL 是广泛应用的硬件描述语言，可以用在硬件设计流程的建模、综合和模拟等多 个阶段。随着硬件设计规模的不断扩大，应用硬件描述语言进行描述的 CPLD 结构，成为 设计专用集成电路和其他集成电路的主流。通过应用 VHDL 对数字时钟的设计，达到对 VHDL 的理解，同时对CPLD 器件加深了解。该系统在开发软件Quartus Ⅱ环境中设计完成， 本文给出了设计该数字时钟系统的流程和方法，最后通过CPLD 实现预定功能。 关键词：电子钟；硬件描述语言；VHDL ；Quartus Ⅱ；CPLD 1 学 海 无 涯 目录 引言 1 第一章 设计任务及功能要求 1 1.1 设计课题内容 1 1.2 功能要求说明 1 第二章 系统设计方案2 2.1 电子钟工作原理2 2.2 总体方案设计2 第三章 电子钟顶层设计2 3.1 顶层设计分析2 3.2 顶层电路图3 第四章 各功能模块的设计4 4.1 正常计时模块4 4.1.1 分频模块设计4 4.1.2 60 进制计数器设计5 4.1.3 24 进制计数器设计5 4.2 整点报时模块6 4.2.1 整点报时设计思路及原理图6 4.2.2 整点报时仿真波形7 4.3 分时校对模块7 4.3.1 分时校对设计思路及原理图7 4.3.2 分时校对仿真波形7 4.4 扫描输出模块8 4.4.1 扫描输出设计思路及原理图8 4.4.2 扫描输出仿真波形8 4.5 译码显示模块9 4.5.1 译码显示设计思路及原理图9 4.5.2 译码显示仿真波形 10 第五章 系统硬件实现分析 10 5.1 引脚分配 10 5.2 系统硬件测试及分析 11 第六章 结束语 11 参考文献 11 附录1 顶层电路图 12 附录2 程序代码 12 2 学 海 无 涯 引言 数字时钟是一种用数字电路技术实现时、分、秒计时的装置，数字时钟走时精度高，稳 定性好，使用方便，不需要经常调校，数字式时钟用秒脉冲发生器的精度稳定保证了数字钟 的质量。 电子设计自动化（EDA ）技术发展越来越迅速，利用计算机辅助设计已成为发展趋势。 VHDL 语言具有强大的电路描述和建模能力，用VHDL 开发的数字电路与开发平台以及硬 件实现芯片无关，可移植性、可重用性好。VHDL 语言能够在系统级、行为级、寄存器传输 级、门级等各个层次对数字电路进行描述，并可以在不同层次进行不同级别的仿真，能极大 得保证设计的正确性和设计指标的实现。Quartus Ⅱ设计软件提供了一个完整的、多平台的 设计环境，它可以轻易满足特定设计项目的要求。 第一章 设计任务及功能要求 1.1 设计课题内容 1．学习ALTERA 公司的FPGA/CPLD 的结构、特点和性能。 2 ．学习集成开发软件MAX+plus II/Quartus II 的使用及设计过程。 3 ．熟悉EDA