基于Verilog HDL设计的数字时钟.pdfVIP

学 海 无 涯 深圳大学考试答题纸 ( 以论文、报告等形式考核专用) 二○ 18 ～二○ 19 学年度第 一 学期 课程编 1602080001 课程名称 硬件描述语言与逻辑综合 主讲教师 刘春平 评分 号 学 姓名 李思豪 专业年级 电子科学与技术16 级1 班 号 教师评语： 题目： 基于Verilog HDL 设计的数字时钟 摘 要：本文利用Verilog HDL 语言自顶向下的设计方法设计多 功能数字钟，突出了其作为硬件描述语言的良好的可读性、可移植性 和易理解等优点，并通过 Altera Quartus Ⅱ 6.0 和 cyclnoe II EP2C35F672C6 完成综合、仿真。此程序通过下载到FPGA 芯片后， 可应用于实际的数字钟显示中 关键词：Verilog HDL；硬件描述语言；FPGA 11 学 海 无 涯 目录 一、实验任务 3 实验目的 3 实验要求 3 二、设计思路 3 三、实验结果 10 四、总结与收获 14 22 学 海 无 涯 一、实验任务 实验目的 1. 深入了解基于quartus ii 工具的复杂时序逻辑电路的设计。 2. 理解并熟练利用EDA 工具进行综合设计。 3. 熟练掌握芯片烧录的流程及步骤。 4. 掌握Verilog HDL 语言的语法规范及时序电路描述方法。 实验要求 设计一个带秒表功能的24 小时数字钟，它包括以下几个组成部分： ① 显示屏，由6 个七段数码管组成，用于显示当前时间(时：分，秒)或设置的秒 表时间； ② 复位键 复位所有显示和计数 ③ 设置键，用于确定新的时间设置，三个消抖按键分别用于时分秒的设置 ④ 秒表键，用于切换成秒表功能 基本要求 (1) 计时功能：这是本计时器设计的基本功能，每隔一秒计时一次，并在显示屏上 显示当前时间。 (2) 秒表功能：设置时间，进行倒计时功能 (3) 设置新的计时器时间：按下设置键后，用户能通过时分秒三个消抖按键对时间 进行设置。 二、设计思路 1、总原理框图： 33 学 海 无 涯 原理如上图所示，时钟由分频器模块，数码管显示模块，计时器模块三个模块构成，每 个模块实现如下的不同功能，最后通过在顶层模块的调用，来实现时钟功能。 2. 顶层模块： 顶层模块调用三个字模块，并且定义输入输出口，代码输入所示： module myclock2(daojishi,stop,clk,reset,shi,fen,miao,miaoout1,miaoout2,fenout1,fenout2,shiout1,shiout2) ; input clk,reset,stop,shi,fen,miao,daojishi; output[6:0] miaoout1,miaoout2,fenout1,fenout2,shiout1,shiout2; wire[3:0] miao1,miao2,fen1,fen2,shi1,shi2; wire clk_1hz; divider_1HZ divider1hz(clk_1hz,reset,clk); count count1(daojishi,shi,fen,miao,sto