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基于 verilog 的数字秒表的设计 实现 《HDL语言应用与设计》 实验报告 基于Verilog HDL数字秒表的设计 班级： 信科13-01班 姓名： 张谊坤 学号：教师： 王冠军 基于 Verilog HDL 数字秒表的设计 一、 秒表功能 计时范围： 00:00:00 — 59:59:99 显示工作方式：八位数码管显示 3 .具有暂停和清零的功能 二、实验原理 1 .实验设计原理 秒表的逻辑结构较简单，它主要由十进制计数器、六进制计 数器、 分频器、数据选择器、和显示译码器等组成。在整个秒表中最 关键的是如何获得一个精确的100HZ计时脉冲，除此之外，整个秒表 还需有 一个启动信号和一个清零信号， 以便秒表能随意停止、启动以 及清零复位。 秒表有共有 8 个输出显示，其中 6个显示输出数据，分别为 百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有 6 个计数 器与之相对应；另外两个为间隔符，显示‘ - 8个计数器的输出全 都为 BCD 码输出，这样便与同显示译码器连接。 可定义一个 24位二进制的寄存器 hour 用于存放 8 个计数器的输 出，寄存器从高位到低位每连续 4 位为一组，分别存放百分之一 秒、十分之 一秒、间隔符、秒、十秒、间隔符、分、十分。由频率信 号输出端输出频率为100HZ的时钟信号，输入到百分之一秒模块的时 钟端 elk，百分之一秒模块为100进制的计数器，当计数到“ 100T时，百分之一 秒模块清零，同时十分之一秒模块加 1;十分之一秒模 块也为100进制的计数器，当计数到“ 1001 ”时，十分之一秒模块清 零， 同时秒模块加1；以此类推。直到分模块计数到 59进59。 秒表计数单位与对应输出信号 hour[3:0] 百分之一秒 hour[7:4] 十分之一秒 hour[11:8] 秒 Hour[15:12] 十秒 Hour[19:16] 分 hour[23:20] 十分 （4）为了消除按键消抖问题，定义寄存器 key-inner来存储按键 key的输入信号，key-flag 作为启动/暂停的转换标志，key-inner[0] 出 现一个下降沿时，key-flag 取反一次，当key-flag 为0时计数器 启动，1 时计数器暂停，当key-flag 为1同时key-inner[1]为9时，计数器清零。 （5）定义18位寄存器eount用于存放分频和扫描用的计数值。 50MHZ勺时钟信号500000分频，得到100HZ的时钟信号，而计数器 以50MHZ 勺时钟信号218分频扫描8个七段译码器。 2.实验原理框图秒表设计原理框图50MHZReg[1:0 2.实验原理框图 秒表设计原理框图 50MHZ Reg[1:0 三、实验过程 1、秒表总程序： module dape n g(clk_50M,dig,seg,e na,key); in put[1:O]key; in put clk_50M; 〃输入频率为50MH^时钟 output[2:0]dig; output[7:0]seg;数码p管位选 n数码管段选译码器使能 en a;//3-8 reg[2:0]dig,co un t3b; reg[7:0]seg; reg[23:0]hour; reg clk100;钟信号 reg[23:0]hour; reg clk100; 钟信号 reg key_flag; 定义显示数据寄存器 //定义计数寄存器 //定义现在时刻寄存器 //50MHZ的时钟信号500000分频，得到100HZ的时 启动/暂停的切换标志 reg[1:0]key_i asisig n en a=0; //按键输入缓存 always@(posedge coun t[16]) begi n key_inn er 二 key; end always@ (n egedge key_i nn er[0]) begi n key_flag=~key_flag; end 〃 0.01秒信号产生部分，产生100HZ的时钟信号 always@(posedge clk_50M) begi n if(cou nt==249999) beg in clk100=~clk100; coun t=0; end else coun t=co un t+1b1; end // 数码管动态扫描显示部分 always@(posedge coun t[10]) begi n coun t3b=co un t3b+1; case(co un t3b) 3d7:disp_dat 二 hour[3:0]; 3d6:disp_dat 二 hour[7:4]; 3d5:disp_dat=4ha; 3d4:disp_dat=hour[11:8]; 3d3