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实验 44 验证性实验——触发器功能测试及其应用 一．实验目的 Q Q 1．验证基本 RS、JK、D、T 和 T ’ S 触发 器的逻辑功能及使用方法； G1 G2 S Q Q 2．能进行触发器之间的相互转换； R R R S 3．学习触发器的一些应用。 二．实验原理  电路结构 图形符号 图 44-1 基本 RS 触发器 触发器具有两个能够自行保持的稳定状态，用以表示逻辑状态“ l”和“ 0”，在触发信 号的作用下， 可以从一个稳态翻转到另一个稳态， 输入信号消失后， 能够将获得的新状态记 忆下来。触发器是构成各种时序电路的最基本逻辑单元。 1．基本 RS 触发器 图 44-1 所示是由两个与非门构成的基本 RS 触发器，它是由低电平直接触发的触发器。基本 RS 触发器具有置“ 0”、置“ 1”和“保持” 3 种功能。表 44-1 为基本 RS 触发器的功 能表，使用时需要避开不定态。也可以用两个或非门组成基本 RS 触发器，此时高电平触发 有效。触发器 Q=0 称为“ 0”态， Q=1 称为“ 1”态。 2． JK 触发器 表 44-1 基本 RS触发器功能表 JK 触发器是功能完善、 使用灵活和通用性较强的一种触发 器，其最重要的特性之一就是不存在不定态。本实验采用 74LS112 双 JK 触发器， 是下降沿触发的边沿触发器。 引脚功能 及逻辑符号如图 44-2 所示。  输入 输出 S R Qn+1 Qn+1 0 1 1 0 1 0 0 1 1 1 Qn Qn 0 0 16 15 14 13 12 11 10 9 SD JK 触发器的状态方程为 V CC 1RD 2RD2CP 2K 2J 2SD 2Q Q n+1 n + KQ n 1J 74LS112 Q =J Q C1 J 和 K 是数据输入端， 是触发器状态更 1CP 1K 1J 1SD 1Q 1Q 2Q GND 1KRD Q J、K 有两个或两个以上输入 新的依据，若 (a)引脚排列图 (b)逻辑符号图 图 44-2 74LS112 双 JK 触发器引脚排列及逻辑符号  端时，组成“与”的关系。 74LS112 双 JK 触发器功能如表 44-2 所示。 其中：×—任意态；↓—高电平到低电平跳变； 表 44-2 74LS112 双 JK 触发器功能表 n ↑—低电平到高电平跳变； 输 入 输 出 Q ( Qn)—现态； SD RD CP J K Qn+1 Qn+1 Qn+1( Qn+1)—次态； —不定态。 0 1 × × × 1 0 1 0 × × × 0 1 JK 触发器常被用作缓冲存储器、 移位寄存器和计 0 0 × × × n n 数器。 1 1 0 0 Q Q 1 1 1 0 1 0 3． D 触发器 1 1 0 1 0 1 1 1 1 1 Qn Qn 1 1 × × Qn Qn 在输入信号为单端的情况下一般使用 D 触发器，其状态方程为 Qn+1=D n。在 CP 脉冲的 边沿时触发，亦是边沿触发器，触发器的状态只取决于时钟到来时 D 端的状态。 D 触发器 的应用很广， 可用作数字信号的寄存、 移位寄存、 分频和波形发生等。 图 44-3 所示为 74LS74 双 D 触发器的引脚排列及逻辑符号。其功能如表 44-3 所示。 4．触发器之间的相互转换 某一种触发器可以通过一定的转换 方法获得具有其它功能的触发器。 例如，将 JK 触发器的 J、K 端连在一起，称为 T 端，就成为 T 触发器，如图 44-4(a) 所示，功能如表 44-4 所示。状态方程为： Qn+1=T Qn+ TQ n  14 13 12 11 10 9 8 SD D 2D 2CP 2SD 2Q 2Q Q VCC 2R 1D 74LS74 C1 1RD 1D 1CP 1SD 1Q 1Q GND RD Q 1 2 3 4 5 6 7 (a)引脚排列 (b) 逻辑符号 图 44-3 74LS74 双 D 触发器引脚排列及逻辑符号 由功能表可见，当 T=0 时，时钟脉冲不会改变触发器的状态；当 T=1 时，每个时钟脉 冲均令触发器状态翻转。所以，若将 T 触发器的 T 端置“ 1”，如图 44-4(b) 所示，即得 T ’ 触发器。在 T ’触发器的 CP 端每来一个 CP 脉冲信号，触发器的状态就翻转一次，此种触 发器可用于计数脉冲个数的电路中。同样，若将 触发器，如图 44-5 所示。 JK 触发器也可转换为 表 44-3 74LS74 双 D 触发器功能表 输入 输出 SD RD CP D Qn+1 Qn+1 0 1 × × 1 0 1 0 × × 0 1 0 0 × × 1 1 1 1 0 1 1 0 0 1 1