最新数字电路与逻辑设计实验报告,基于FPGA的数字电子钟的设计实现分析.docxVIP

教育资料 教育资料 教育资料 教育资料 学生实验实习报告册 学年学期： 课程名称： 实验项目： 基于FPGA勺数字电子钟的设计与实现 姓 名： 学院和专业： 班 级： 指导教师： 重庆邮电大学教务处制 系统顶层模块设计（如：图一 0） 石一 飞占一. -:?um?TV-a 3 图一 0 主要功能模块电路设计 2.1 分频模块 这是分频模块的顶层设计图主要完成了把 50MHz的时钟信号降频为1KHz 500Hz、1Hz图一 1 miio;1CLR1QA1CLKA1QB1CLKd1QC1QD2QA miio; 1CLR 1QA 1CLKA 1QB 1CLKd 1QC 1QD 2QA 2CLR 2QB 2CLK4 2QC 2CLKB 20D 74390 jo 占?-肌Al COLMTEft f - ■ ； ml 00 ihsl2 图一 1 这是其中100分频计数器的计数器 图一 2 图一 2 2.2 计时模块 分、秒计时模块（实现模60计数） 图二1这是两个模60计数器,74390图ICL^1OA 分、秒计时模块（实现模 60计数） 图二1 这是两个模 60计数器, 74390 图 ICL^ 1OA 1CLKA IQB htLB 1QC 1QD 2QA 2CLfi 2OB 2CLKA 2GC 2LLKB 200 74350 iCLfl 1OA 1CLKA IQfi 1CLXB 1QC 10D SGLH 2QE 2CLKA 2QC 2CLKB 200 :FtWJHL CQUHTtA rW|4L* ? - . .■- ? p | 其中是连在一起的，把秒钟的进位信号接到分钟计数模块的接收端 小时计时模块（实现模 24计数图二2） 这是模24计数器（如图：图二 2 ），是用74390来实现，47390是下降沿有效 图二2 2.3 数码管动态显示模块 扫描模块couner6 （实现6位数码管的扫描 图二4 ） 该模块需使用74390设计一个模6的计数器。实现了模值为6的计数功能其中应该接好 global用 作延时 74390 ICLft 1QA ■1CLKA 1CB 1CLKB 1QC 1QD 2QA 2CLA 2QB 2CLKA 2QC 2CLKB 2GD ? ? ? G DUAL COUt应g } 1VIJ2 图二4 位选模块dig_select（3-8 译码器用作控制哪一个数码显示器亮）图二5 该模块用于选择6位数码管中的某一位显示相应字形。 74138为 3 E KCODERXYOUA YflliB Y2NC Y3H 3 E KCODER X YOU A Yflli B Y2N C Y3H G1 Y*N G2Atl Y5?* G2BN Y?ll Y7N *；：： —K — “ ? ?吶? Hl —2 …口河 SJ1 3?…hqj; V …-皿 —K 图二5 段选模块 seg_select 图二 6 该模块功能是从6组4bit信号中选择一组作输出。 ■cio-Eti 6-riI ?ni_Hr[3a^2?ddl0 ??n■ *M；：|hDLH1 * hDuf stii二二』U^3 ：.d| ：::N … ■cio-Eti 6-ri I ?ni_Hr[3 a^2 ?ddl0 ??n ■ *M；：| hDLH1 * hDuf stii 二二』U^3 ：.d| ：:: N …「x 賞 *?4pr *?；：＞】 X a-FfinJa ?c. ?*.柯 f fWl 亠J hour ?hi 9-EiE Cfl bn! 1 V8!丄 -fifc L」. ifcNPT . nr?_r .l hDnr?gfl MSLpr -sihi fit：.逛M ? 图二6 233 译码模块decoder （实现了把8421码，译码成数码管的显示） 图二7 冲二 L— ■K 谟.… 邨b : :：^PT ： …K :呼：： ■K 图二7 2.4 整点报时 设计思路：首先要做到在整点的时候报时（也就是说再整点的时候蜂鸣器响） ，那么我们就观 察在整点的时候电路有什么特征。 我们观察到的特征就是：在整点的时候秒钟，分钟都是为零的，也就是说在正点的时候分钟秒 钟的二进制数每位都是为零的， 那么这就是我们控制蜂鸣器响的条件了。 那就是把秒钟分钟的每个 线或非一下就好了。但是我们要实现蜂鸣器响几秒，那么就再秒钟的低两位上就不接，就实现了响 四秒。 图三1 2.5 调时功能 在设计调时间功能的时候，首先就想到我们直接在计数器的 cp信号上接上一个开关然 后手动给cp然后计数器增加，但是我们在不用调时的时候就是正常的时钟，那么我们 就用一个二选一数选器来实现选择计数器的 cp信号的来自我们手动给还是来自上一个 计数器的进位信号。 日 疋 实现暂停就是我们用