数字逻辑与计算机组成原理：第五章 中央处理器及控制器.pptVIP

* 5.6.2? 微操作的节拍安排 假设机器采用同步控制，每个机器周期包含3个节拍，而且CPU内部结构如图所示。 其中：1）MAR和MDR分别直接和地址总线和数据总线相连， 未采用CPU内部总线方式的数据通路和控制信号 2）IR的地址码部分与MAR之间有通路。 * 5.6.2?微操作的节拍安排 安排微操作节拍时应注意三点: 1）有些微操作的次序是不容改变的，安排微操作节拍时必须注意微操作的先后顺序。 2）凡是被控制对象不同的微操作，若能在一个节拍内执行，应尽可能安排在同一个节拍内，以节省时间。 3）如果有些微操作所占时间不长，应该将它们安排在一个节拍内完成，并且允许这些微操作有先后次序。 三类典型指令的周期 * 5.6.2?微操作的节拍安排 * 5.6.2?微操作的节拍安排 * 5.6.2?微操作的节拍安排 * 5.6.2?微操作的节拍安排 * 5.6.2?微操作的节拍安排 * 5.6.2?微操作的节拍安排 * 5.6.2? 微操作的节拍安排 CPU进入中断周期，由硬件置0，允许中断触发器EINT，即关中断。 * 5.6.3? 组合逻辑设计步骤 * 5.6.3? 组合逻辑设计步骤 * 5.6.3?组合逻辑设计步骤 * 5.6.3?组合逻辑设计步骤 三、画出微操作命令的逻辑图 对应每一个微操作命令的逻辑表达式都可画出一个逻辑图。 例如：M(MAR) ? MDR的逻辑表达式所对应的逻辑图，图中未考虑门的扇入系数。 * 5.3? 数据通路的功能和基本结构 5.3.1? 单总线结构 5.3.2? 双总线结构 * 5.3.1　单总线结构 数据通路结构直接影响着CPU内各种信息的传输路径，数据通路不同，指令执行过程的微操作序列的安排也不同，直接影响着微操作信号形成部件的设计问题。 * 5.3.1　单总线结构 典型的单总线结构计算机框图 1） CPU内部采用单总线IBUS将寄存器和算术逻辑运算部件连接起来。 2）CPU，主存和I/O设备也通过一组单总线连接起来。 ABus（ Address Bus）地址总线 DBus （ Data Bus） 数据总线 CBus （ Control Bus）控制总线 * “。”为控制门，建立相应寄存器与总线间的联系 GR 为通用寄存器组， Y与Z为暂存器，暂存操作数和中间结果 A，B 为AL的两个输入端，主存以字编址，指令和数据占一个字单元 5.3.1　单总线结构 * 5.3.1　单总线结构 例题5-1:分析执行一条加法指令 ADD (R1),R0的操作流程，设前一操作数地址为源操作数，后一地址为目的操作数。 解：指令流程如下： 在单总线结构中CPU内部的任何两个部件间的数据传送都必须经过这组总线，控制比较简单，但传送速度受到限制 * ADD (R1),R0 5.3.1　单总线结构 ①②③④⑤⑥⑦ ① ① ① ② ② ② ② ③ ③ ④ ④ ④ ⑤ ⑤ ⑥ ⑥ ⑦ * 5.3.2　双总线结构 1、CPU内各寄存器与ALU通过两条总线：B总线（接收总线）和F总线（发送总线）连接起来。 2、CPU通过地址总线ABus和数据总线DBus与主存相连。 3、“。”为控制门，控制相应寄存器的输出(送至B总线)，或控制相应寄存器的输入(从F总线接收信息)。 * 5.3.2双总线结构 典型的双总线结构计算机框图 B总线与F总线通过总线连接器G可直接相连，实现B总线数据向F总线传送，由控制信号G控制，具体情况如下： 1）当G=1时总线连接器G被打开,B的数据传向F； 2）当G=0时总线连接器G被关闭两组总线相互隔离；此时ALU输出就被送到F总线上 * 5.3.2　双总线结构 例题5-2：分析执行加法指令ADD（R1）,R0的操作流程和控制信号序列。加法指令完成的功能是（R0）+((R1))?R0 解：源操作数R1是间接寻址方式，存放了操作数在内存中的单元地址。目的操作数是寄存器寻址，R0存放的是操作数。 指令的操作流程和控制信号序列如下： 加法指令ADD（R1）,R0 * 5.3.2　双总线结构 例题5-3：分析执行减法指令SUB X(R1)，R2+1的操作流程和控制信号序列 取指令 取变址值 计算形式地址取出源操作数 取目的数 指令执行 不同的指令对应着不同的微操作序列 一条指令的微操作序列不仅与指令功能有关，而且与CPU的数据通路结构紧密相关 * 5.4? 控制器控制方式与时序系统 5.4.1? 控制器控制方式 5.4.2? 时序系统 * ?机器指令的指令周期