数字电路课程设计之乘法器.docx

基于 Verilog 的乘法器设计 一、设计目标 使用 Verilog 语言实现 4bit*4bit 乘法器设计，并使用 Quartes 编写程序，使用 modelsin 进行仿真验证 设计 二、基本原理 2.1 半加器 半加器是为两输入两输出的加法电路，输入无进位，真值表如下图所示 ,输入 X,Y,输出 C,S X Y C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 最简积之和式为 S=X`Y+XY`=X○ Y;C=XY. 电路图为： X` 1 3 X 1 S Y 2 3 1 Y 2 3 S X 1 2 3 Y` 2 X 1 3C 1 C Y 2 3 2 2.2 全加器 全加器是为三输入两输出，输入存在进位，真值表如下图所示 ,输入 X,Y,Z,输出 C,S X Y Z C S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 化简最简积之和式为： S=X`Y`Z+X`YZ`+XY`Z`+XYZ; C=XY+XZ+YZ; 通过使用半加器组成全加器进行化简为： S=Z(X`Y`+XY)+Z`(X`Y+XY`)=Z(X○Y)`+Z`(X○+Y)=X○+ Y○+Z guan tian liang 的卡诺图如下图 X 00 01 11 10 YZ 0