实验三_用状态机实现序列检测器的设计3.docVIP

FPGA实验报告 实验名称：用状态机实现序列检测器的设计 姓 名： 班 级： 电子1002班 指导老师： 时 间： 2013年3月27日 一、实验要求 1、应用有限状态机的设计思路，检测输入的串行数据是否是8’ 2、拟用SW3---SW0，J4接口的E8,F8,C7,D7作为系统输入（系统由此需要设计一个8bits并行数据转串行的模块） 3、一个7段数码显示译码器作为检测结果的输出显示，如果串行序列为，显示A，否则显示b（系统需要设计一个7段数码显示译码器模块） 4、为了显示可控，清晰，拟用V16,D18实现时钟，复位信号的输入。 任务分析 顶层模块 顶层模块 并转串 模块 串行检测模块 数码管显示模块 并行8bits数据 clk 串行数据 4bits数据 reset 7bits数据 图2.1 设计任务框图 系统共包括4个模块： 1、并行数据转串行数据模块（xulie.v）； 异步复位，在时钟控制下，将并行输入数据din8[7:0]，按照din[7]，din[6]，din[5]，din[4]，din[3]，din[2]，din[1]，din[0]的顺序输出至串行检测模块的输