最新可编程逻辑设计基础.docxVIP

实验目的 a） 了解可编程数字系统设计的流程 b） 掌握Quartus软件的使用方法 c） 掌握竞争和冒险的基本概念和电路时延分析方法 实验原理 实验内容 观察并记录实验箱上的 FPGA型号，新建一个 Project， 器件选用实验箱上的FPGA； 硬木课堂的FPGA型号是cyclone 4 EP4CE6F17C8N，由 于quartus2 9.1web不能提供对于该芯片的仿真支持， 故选用 cyclone3 EP3C5E144C8 作为仿真芯片建立 project Hew Projeci: Wizard： Suinnrifify [page 5 5] X NFi* i^h N Fi* i^h Wh』灿 FihisH 日eaixt忒1 b# gi冋摘d內韵 片中 旧尿 口。车伏細耳 Pwirct diKku^ F. 怙 ti PtCiiecl n=Tiit=- e^p21 Top evei cte±igni6nirv: ewp?1 Numwroiftoe 0 Nifflter tfi ijjei lirareriei -^dded: 0 D ffvi k .KiirjiTwir?.- Fannri^ nsinff E^dcne III Devter EFlSE14iTA LClA took McriB Simuhtwri； Timrg之眉卵祜 Ncn6 DnerhiiO cixditciiK tCCINT mhag 1.2V ■JijidiDr |■Emp^!^L^c rangr- MB痛 2、实验内容 用AND2 ”和XOR”器件设计一个1位半加器，并用功能仿真进 行验证； 输入输出信号： A、B分别表示输入的两位加数，S表示输出的和数，C表示 输出的进位。 根据信号列出真值表: A B S C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 根据真值表得出逻辑表达式: S = A xor B C = AB 根据逻辑表达式作出原理图: 功能仿真: TimiriK Ncdtls Quartuc II X Ar 时金 $ Sy nthe vm w cces 5-fli I |Start Analysis L Synthesis 0,1 然 后 为 信 号 分 配 管 脚 通过 通过 r-?nK drtE LriCLuyri LWUk fcVPK. VKCT tfwy W 3 jrwry 斗 m_L 1 F1_FJ fl ■w P1N_? L ei M? 注仁电川 c lOu^sut ] Bl W s 時L$ 1 t] rK r ?w^￡h、、 simulati on netlistQuartus netlist Quartus II X dflp Functional Simuhtion Netlist Ge-neration wa succe^ful 开始功能仿真 ZL Add Mdtipla Files..內 Simjlator Tool ZL Add Mdtipla Files.. Simullation madec Funotior^l Simulation input SinujlMioh period ff Hun simulation unli al vector stirii aie used 「End Simulatiori at: WO |忙 厂厂厂厂? Aiilotnapically add pins lo simulalion output waveloims 厂 厂 厂 厂 厂 Setup and hold time violation detection Glitch dek-cr ：ir： M rw _ □van^rits simulation input file witti simulation result Generate Signal Activity File: Generate VCD File Open @ Report’￡3 Open @ Report ’￡3 迪 Stop 校验真值表与实际功能无误 3、点击 File” Create/Update ” Create Symbol File for Current File”菜单项，将1位半加器封装成元 件。新建一个原理图文件，调 用2个半加器实现一个1位全加器，并用功能仿真进行验证; 输入输出信号： Ai Bi Ci-1分别表示两个加数与低位进位，Si表示和数Ci表示进位 列出真值表： Ai Bi Ci-1 Si Ci 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 得出逻辑表达式： Si =