超大规模集成电路第四次作业2016年秋段成华.docxVIP

1. Shown below are buffer-chain designs. Calculate the minimum delay of a chain of inverters for the overall effective fan-out of 64/1. Solution： 由题可知：  F  64 根据经验  fopt  3.6 为最合适的值，所以  f  N  F  N 64  3.6 ， 所以  N  3.24 ，但是级数必须  为整数所以取  N 3，又因为  1，所以： f  3  64  4, t p  t  p 0  3 (1  3  64 )  15 ，所以  f  4时最合适 。 Using HSPICE and TSMC 0.18 um CMOS technology model with 1.8 V power supply, design a circuit simulation scheme to verify them with their correspondent parameters of N, f, andp.t Solution: 根据（ 1）中计算知道三级最合适，所以验证如下： A）、一级无负载测本征延时代码如下： .title buffer-chain 1 .lib C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l TT * set 0.18um library .opt scale=0.1u * set lambda .options post=2 list .temp 27 .global vdd Vdd vdd gnd 1.8 vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100n 频$率为 10Mhz Cl vout gnd 0f $Cg1=2.46fF，负载为 CL=157.44fF .subckt inv in out wn=3.5 wp=10 t=7.5 mn out in gnd gnd NCH l=2 w=wn ad=wn*t pd=wn+2*t as=wn*t ps=wn+2*t mp out in vdd vdd PCH l=2 w=wp ad=wp*t pd=wp+2*t as=wp*t ps=wp+2*t .ends X1 vin vout  inv  wn=3.5 wp=10 t=7.5 .op .tran 5p 5n .meas tran voutmax max v(vout) from=5p to=5n .meas tran voutmin min v(vout) from=5p to=5n $一级 .meas tran tphl1 +trig v(vin) +val=0.9 +rise=1 +targ v(vout) +val=0.5*(voutmax-voutmin)+voutmin +fall=1 .meas tran tplh1 +trig v(vin) +val=0.9 +fall=1 +targ v(vout) +val=0.5*(voutmax-voutmin)+voutmin +rise=1 .end 1）一级无负载测得本征延时约为 17ps； 2）带上 64 倍 Cg1 大小的负载测得延时为 750.35ps，是本征延时的 44 倍 B）、三级带负载测延时代码如下： .title buffer-chain 3 .lib C:\synopsys\Hspice_D-2010.03-SP1\tsmc018\mm018.l TT * set 0.18um library .opt scale=0.1u * set lambda .options post=2 list .temp 27 .global vdd .param fan=4 Vdd vdd gnd 1.8 vin vin 0 0.9 pulse 0 1.8 25n 5p 5p 49.99n 100n Cl vout gnd 0f $Cg1=2.46fF，负载为 CL=157.44fF .subckt inv in out wn=3.5 wp=10 t=7.5 mn out in gnd gnd NCH l=2 w=wn ad=wn*t pd=wn+2*t as=wn*t ps=wn+2*t mp out in vdd vdd PCH l=2 w=wp ad=wp*t pd=wp+2*t as=wp*t ps=wp+2*t .ends X1 vin 2 X2 2 X3 3  inv 3 inv vout inv  wn=3.