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译码器及其应用EDA-Quartus II实验指导书 一、实验目的 1：理解VHDL语言的设计流程。 2：掌握译码器的逻辑功能及应用。 二、实验用的仪器、仪表 EDA实验板（台） 万用表 PC机 三、实验原理 译码器是一个多输入、多输出的组合逻辑电路。它的作用是把给定的代码进行“翻译”，变成相应的状态。译码器在数字系统中有广泛的用途，如代码变换、数据分配、存储器寻址、组合控制信号等。 本实验以74138为主要实验对象，图2－1为74138的逻辑图和管脚排列图。其中A2,A1,A0为地址输入端，Y0~Y7为译码输出端，E1,E2,E3为使能端。表2－1为74138的功能表，当E1＝1，E2＋E3＝0时，器件使能，地址码所指定的输出端有信号（为0）输出，其余输出端均为无信号（全为1）输出。当E1＝0和E2＋E3＝0两个条件不能同时满足时，译码器被禁止。所用的输出同时为1。 图2－1 74138的逻辑图和管脚排列图 表2－1 输入 输出 E1 E2+E3 A2 A1 A0 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 1 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 1 1 1 1 1 0 1 1 1 1 1 0 1 0 0 1 1 1 1 0 1 1 1 1 0 1 0 1 1 1 1 1 1 0 1 1 1 0 1 1 0 1 1 1 1 1 1 0 1 1 0 1 1 1 1 1 1 1 1 1 1 0 0 X X X X 1 1 1 1 1 1 1 1 X 1 X X X 1 1 1 1 1 1 1 1 四、实验内容 1:根据功能表，用VHDL语言设计74138，具体步骤如下(可参考实验视频“38译码器实验流程.mp4”)： 建立一个工作目录，用quartusII-File-New project wizard方式以新建目录为工作目录建立一个采用VHDL file作为输入的工程，在完成基于VHDL语言实现138设计和仿真验证之后，打开File—Creat Update—Creat Symbol Files for Current File,从而创建一个自己设计的138 。 参考VHDL代码如下： library ieee; use ieee.std_logic_1164.all; --use ieee.numeric_std.all; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY decoder3to8 IS PORT (A2,A1,A0,E3,E2,E1 : IN STD_LOGIC; Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ); END ENTITY decoder3to8 ; ARCHITECTURE BHV OF decoder3to8 IS SIGNAL A: STD_LOGIC_VECTOR(2 DOWNTO 0); BEGIN A = A2 A1 A0; PROCESS ( A ) BEGIN IF((E1 = 1)and (E2 = 0)and(E3 = 0)) then CASE (CONV_INTEGER(A)) IS WHEN 0 = Y = WHEN 1 = Y = WHEN 2 = Y = WHEN 3 = Y = WHEN 4 = Y = WHEN 5 = Y = WHEN 6 = Y = WHEN 7 = Y = WHEN OTHERS =Y = END CASE; else Y = END IF; END PROCESS; END ARCHITECTURE BHV; 重新建立一个目录，把步骤1中的工程文件目录打开，找到对应的*.bsf 核*.vhd,将此两个文件拷贝到当前目录。关闭前一个工程，以当前新建立的目录为工作目录，新建一个工程，具体方式如同步骤1。工程建立完毕，首先选择File－New,选择Block Diagram/Schematic File，按OK。出现如下窗口，用鼠标展开Project（如下图标识所示），选中其中的我们设计的138。 用鼠标展开此处 用鼠标展开此处  2：用自