集成电路版图设计试验参考指导书.docVIP

集成电路版图设计试验指导书 试验一 绘制标准逻辑单元版图 试验目标： 了解集成电路版图设计基础原理；熟悉版图设计软件cadence virtuoso使用。 试验内容： 学习集成电路版图设计基础；学习cadence virtuoso基础操作；绘制完成标准逻辑单元版图。 试验原理： 集成电路版图设计是电路系统设计和集成电路工艺之间中间步骤。经过集成电路版图设计，将立体电路系统转变为二维平面图形。利用版图制作掩模板，就能够由这些图形限定工艺加工过程，最终还原为基于半导体材料立体结构。 以最基础MOS器件为例，工艺生产出器件应该包含源漏扩散区、栅极和金属线等结构层。根据电路设计要求，在版图中用不一样图层分别表示这些结构层，画好各个图层所需图形，图形大小等于工艺生产得到器件尺寸。正确摆放各图层图形之间位置关系，绘制完成版图基础就是工艺生产出器件俯视图。 器件参数如MOS管沟道尺寸，由电路设计决定，等于有源区和栅极重合部分尺寸，图1。其它尺寸由生产工艺条件决定，不能随意设定。 图1 在工艺生产中，相同结构层相连即可导电，而不一样结构层之间是由氧化层隔绝，相互没有连接关系，只有制作通孔才能在不一样结构层之间导电。和工艺生产相对应版图中默认不一样图层之间绝缘关系，所以能够无须画氧化层，却必需画各层之间通孔。另外，衬底在版图设计过程中默认存在，无须画出。而各个N阱、P阱均由工艺生产过程中杂质掺杂形成，版图中必需画出对应图形。 试验步骤： 打开指定电路图，浏览并简单分析电路结构； 为电路新建版图文件； 依据版图基础原理，为电路绘制版图。 （具体内容参考《Cadence virtuoso 使用介绍》） 试验汇报要求： 应包含对电路功效简单分析，和绘制完成版图图片。 思索题： 观察《Cadence virtuoso 使用介绍》中给出反相器版图，思索为何把两MOS管栅极放在一条直线上，而不是并排放置。 试验二 简单数字逻辑模块版图设计 试验目标： 了解集成电路版图设计规则；熟悉版图设计技巧；掌握基于DIVA版图验证方法。 试验内容： 学习版图设计规则、设计方法及相关技巧；学习集成电路版图验证方法；完成指定逻辑电路版图设计及验证。 试验原理： （1）图形尺寸， 版图设计过程中所包含到全部图形尺寸，首先由电路设计决定，比如MOS管沟道尺寸等器件特征参数；其次由工艺生产线提供DRC （设计规则）文件决定。DRC文件设定了包含最小图形尺寸、最小图形间距、图形重合关系等参数。而不一样工艺生产线DRC文件参数不一样。整个版图设计过程必需严格根据DRC文件参数设定进行。 （2）源漏共用， 依据DRC文件，版图设计中器件之间有最小间隔距离限制，即使相同类型相同参数器件之间也必需保持最小间距。而MOS管结构决定它含有源漏两极可交换特点。利用这一原理，能够得出源漏共用设计方法。 所谓源漏共用，指当两个不一样MOS管A、B属于同一类型（如PMOS）时，假如有连接到相同节点电极（如源极），在版图上就能够将这两个源极画在一起，即两个MOS管共用同一个源极。图1。 图1 （a）源漏共用前 （b）源漏共用后 源漏共用能够有效缩小版图面积，降低成本。 注意：因为P型衬底上，PMOS管通常制作在N阱内，而N阱之间最小间距极大，所以一般PMOS管N 阱也要实现共用。制作在P阱内N管道理相同。 （3）棒状图设计， 为了方便地从电路中得到最有效源漏共用版图，能够使用“棒状图设计”，在绘制版图之前先制作一个结构草图。以图2所表示电路示意图为例，利用棒状图设计制作结构草图，图3。 图2 图3 因为采取共用区域，全部P管紧挨在一起，全部N管也紧挨在一起。所以在图中能够用棒状图形代表有源扩散区（根据通例P管在上，N管在下），细短线代表栅极。显然，A、B、C三对MOS管有源区相互断开，没有实现源漏共用，假如将某一管源漏翻转，制作图4结构图，即可实现一处源漏共用。 图4 在棒状图中，也能够将器件按电路图连接，建立好连接关系示意图，方便绘制版图。 试验步骤： 浏览电路，分析电路功效； 制作棒状结构图； 调用NMOS、PMOS单元版图，并调整器件尺寸，为电路绘制版图（注意衬底电位连接）； 利用DIVA工具验证版图。 （具体内容参考《Cadence virtuoso 使用介绍》） 试验汇报要求： 应包含对电路功效简单分析，绘制完成版图图片。 试验三 模拟电路版图设计 试验目标： 掌握模拟电路版图设计技巧；了解集成电路版图基础布线规则。 试验内容： 学习大尺寸MOS管版图画法；学习集成电路版图布局布线规则；设计完成两级运放版图。 试验原理： （1）大尺寸MOS管画法， 在集成电路设计中，要实现大电流关键方法就是之一就是增大MOS 管沟道宽度，所以在电路图中常会看到宽长比为10以上甚至