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数字悬浮控制系统中的降噪方法及实现 在磁浮列车的工程实践中，电磁噪声的存在明显降低了悬浮控制系统的性能，导致列车 转向架振动，同时电磁铁因为电流变化迅速会产生很大的噪声，因而必须采取措施减小噪声 的影响。但是，一般的滤波器设计并不能很好地解决问题。本文在分析传感器信号中噪声特 性的基础上，提出了通过避开主要噪声持续时间进行 A/D 采样的方法。实验证明了该方法的 有效性和实用性。 1 系统组成 悬浮控制系统由 DSP、FPGA、A/D 转换器、传感器、功率斩波器和电磁铁等单元组成。控 制的目的是保持电磁铁与轨道之间的距离恒定，为磁浮列车提供稳定的支撑。系统结构见图 其中A/D转换器采用 MAXIM公司的MAX125它是一种带同步锁存的 14位4输入A/D转换 芯片，4路同时工作时采亲友速率为 76ksps，用于采样传感器的输出信号。 DSP采用ADI公 司的ADSP2181用于控制算法的计算。 FPGA采用ALTERA公司的EPF6016,用于产生 PWM波 和实现一些辅助功能。传感器包括间隙传感器和电流传感器。功能驱动彩 IGBT 组成的半 H 桥网络，功率管 T1、T2由PWh波形驱动。PWh波为高电平时导通，低电平时关断，功率管关 断时通过功率二极管 D1、D2续流。A是吸引网络，防止反冲电压过高损坏器件。该电路的特 点是：当一个周期内 T1、T2 导通时间小于 50%时，电磁铁上电流为 0. 2 降噪算法原理在悬 浮控制系统中， 噪声具有其自身的显著特片。 观察间隙、 电流等传感器的输出信号可以看到， 除了幅值不大的白噪声外，主要是与斩波器 PWM频率相关的脉冲噪声。图 3是试验中示波器 测量到的波形，其中2通道显示的FPGA输出的PWM区动波形，1通道显示的是间隙传感器的 输出波形。从该图可以看出二者之间的对应关系：传感器输出信号上的噪声在每个 PWM周期 内出现两次，分别在 PWMI平翻转(低-高，高-低)1卩s之后开始出现，时间大约持续 3卩 s. 该噪声是由功率管开关动作引起的，幅值很大是影响悬浮性能的主要噪声。它并不是白噪 声，在时域上它是具有很大能量和一定宽度的脉冲，一旦被采样到，就会对控制性能产生较 大影响，甚至会导致系统失控；在频域上，它的频谱分布在从低频到高频的较大范围内，一 般的滤波方法对其无能为力。 通常采用多次采样取中间值的办法来消除强噪声的影响。这种方法在克服噪声方面是有 效的，但存在两个缺点： 信号采集所需时间长，影响总的计算时间； 得出的信号序列不是等间隔的， 无法对信号进行差分运算。 这些缺点直接影响了控 制器的设计，因而必须寻找新的解决途径。 如前所述，悬浮控制系统中强噪声出现的时刻与 PWI波驱动信号密切相关。下面分析FPGA 中PWM波的产生机理。FPGA中设置了两个计数器，计数器 1 (TM1产生固定频率的脉冲，即 PWh波的频率，系统中是 20kHz;计数器2 (TM2的计数值由DSP写入，对应PWM波的高电 平宽度，即控制量，当 TM1计满时会同时触发下列动作： PWM波的输出翻转为高电平，驱动 IGBT; 启动TM1从0开始计数； 启动TM2从0开始计数。 而当TM2计满后，会触发 PWM波的输出翻转为低电平，关断 IGBT,可以看出两点： 对应TM1的计满脉冲P11、P12…… 的噪声是周期性的，且与 PWM周期相同； 对应TM2的计满脉冲 P21、P22…… 的噪声也是每个 PW碉期出现一次，但由于 TM2每次计数的值不同，噪声不是周期性的。 基于以上分析，本文提出了如下 A/D 要样算法： 在每个PWM周期内对信号进行一次 A/D采样。 (2 )在FPGA内设置第三个计数器 TM3 当TM1的计满脉冲到来时，启动 TM3从0开始计数。 TM3的计数值设为5卩s，用它的计满脉冲去启动 A/D转换。 A/D芯片完成转换后，通过中断通知 DSP卖取数据。 该算法的优点是： 每个PWM周期采样一次信号，则采样频率为 20kHz.而磁悬浮控制系统的频带比较 窄， ffsystemfsample 成立，可见这样的采样频率充分满足控制的要求。 p PWM波的上升是周期性的，因而 A/D芯片启动转换的时间也是周期性的，采样到的 数据是等间隔的。 A/D芯片MAX125有锁存功能，锁存模拟信号大约需要 1卩S,在算法中，锁存动作 在PWMb升沿后的第5卩s开始，第6卩s结束。从图3可以看出，这个时间段内模拟信号上 的强噪声已经消失，不会被采样到。这就是算法的核心思想 -- 避开强噪声再进行采样。 那么，会不会出现由于 PWM勺有效电平持续时间过短， 导致A/D采样到IGBT关断动作产 生的强噪声呢？存在这种可能。但这可以通过在控制算法中采取措施避免。当 PWM波的高电