Verilog HDL数字时钟课程设计.pptxVIP

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2021-01-19 发布于广东
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- 1 -;2;3; ;使能端＝1 时，不论 A2～A0 状态如何，均无输出（Q＝0，＝1），多路开关被禁止。使能端＝0 时，多路开关正常工作，根据地址码 A2、A1、A0 的状态选择 D0～D7 中某一个通道的数据输送到输出端 Q。如：A2A1A0＝000，则选择 D0 数据到输出端，即 Q＝D0。如：A2A1A0＝001，则选择 D1 数据到输出端,即 Q＝D1，其余类推。 ; begin if (G == 1) Y = 0; else case (A ) 3b000 : Y = D0 ; 3b001 : Y = D1 ; 3b010 : Y = D2 ; 3b011 : Y = D3 ; 3b100 : Y = D4 ; 3b101 : Y = D5; 3b110 : Y = D6 ; 3b111 : Y = D7 ; default : Y = 0; endcase end endmodule ;7; ;9;基转换。此外还有一个显示屏，通常是 LED（发光二极管）或 LCD（液晶显示屏）。 3.2 数字时钟的原理框图 ;11;begin ;13;14;15; ;;begin ;if(reset==1) ; ;21;22;23;24