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实验一：QUARTUS II 软件使用及 组合电路设计仿真;实验目的： 学习 QUARTUS II 软件的使用，掌握软件工程的建立，VHDL 源文件的设计和波形仿真等基本内容。 实验内容： 1.四选一多路选择器的设计 基本功能及原理 ： 选择器常用于信号的切换，四选一选择器常用于信号的切换，四 选一选择器可以用于 4 路信号的切换。四选一选择器有四个输入端 a,b,c,d，两个信号选择端 s(0)和 s(1)及一个信号输出端 y。当 s 输 入不同的选择信号时，就可以使 a,b,c,d 中某一个相应的输入信号与 输出 y 端接通。 逻辑符号如下： ;程序设计：;分析： 由仿真图可以得到以下结论： 当 s=0(00)时 y=a;当 s=1(01)时 y=b；当 s=2(10)时 y=c；当 s=3(11) 时 y=d。符合我们最开始设想的功能设计，这说明源程序正确。 2.七段译码器程序设计 基本功能及原理： 七段译码器是用来显示数字的，7 段数码是纯组合电路，通常的 小规模专用 IC，如 74 或 4000 系列的器件只能作十进制 BCD 码译码， 然而数字系统中的数据处理和运算都是 2 进制的，所以输出表达都是 16 进制的，为了满足 16 进制数的译码显示，最方便的方法就是利用 VHDL 译码程序在 FPGA 或 CPLD 中实现。本项实验很容易实现这一目 的。输出信号的 7 位分别接到数码管的 7 个段，本实验中用的数码管 为共阳极的，接有低电平的段发亮。 数码管的图形如下 ;程序设计：;;7;8; 实验目的： （1）熟悉利用 QUARTUS II 中的原理图输入法设计组合电路， 掌握层次化的设计方法； （2）学习计数器设计，多层次设计方法和总线数据输入方式的 仿真，并进行电路板下载演示验证。 实验内容: 1.完成计数器设计 基本功能及原理： 本实验要设计一个含有异步清零和计数使能的 4 位二进制加减 可控计数器，即有一个清零端和使能端，当清零端为 1 时异步清零， 即所有输出值都为 0，当使能端为 0 时，计数器停止工作，当使能端 为 1 时，正常工作，由时钟控制。另外，还应该有一个控制端，当控 制端为 0 时，进行减法运算，当控制端为 1 时，进行加法运算。输出 端有输出值和进位端，当进行??法运算时，输出值递增，当减法运算 时，输出值递减，同时进位端进行相应的变化。 4 位二进制加减计数器的逻辑符号： ;程序设计： ; 软件编译： 在编辑器中输入并保存了以上 4 位二进制加减计数器的 VHDL 源程序 后就可以对它进行编译了，编译的最终目的是为了生成可以进行仿 真、定时分析及下载到可编程器件的相关文件。 仿真分析： 仿真结果如下: ;为 0。图中所有的功能与我们设计的完全一样，所以说明源程序正确。 2.50M 分频器的设计 基本功能及原理： 50M 分频器的作用主要是控制后面的数码管显示的快慢。即一个模 为 50M 的计数器，由时钟控制，分频器所有的端口基本和上述 4 位二 进制加减计数器的端口一样，原理也基本相同。分频器的进位端（co） 用来控制加减计数器的时钟，将两个器件连接起来。 50M 分频器的逻辑符号如下： ;;;七段译码器的逻辑符号：;仿真分析： 仿真结果如下图所示: ;17;18;19;有 4 种花色。 彩灯控制器的逻辑符号： ;;;循环彩灯控制器的原理图：;第三种花型：;25