serdes芯片在ate上的测试.docx

随着SerDes 芯片的广泛应用，以及对芯片最终品质要求越来越严格，数 即高速信号完整性、时钟复原、时序不一致提出了有针对性解决方法。 SerDes 及其应用 SerDes 即Serializer禾口 Deserializer ，它是目前以及未来比较主流的串行数据传输方式。 图1是SerDes系统的信号传输示意图。由于在高速总线上数据传输率往往都达到了数百 总线上以单线差分对的形式进行数据传输。到了接收端后， SerDes芯片在ATE上的测试 作者：刘旸爱德万测试（苏州有限公司）上海分公司 Gbps传输速率的 SerDes芯片对 ATE级别的全速功能测试（ Full Speed Test）提出了很大的挑战。本文介绍的是针对此类高速芯片测试中的 MHz甚至上 G，大量的数据往往无法采用并行方式安全准确的传送到接收端。图 Deserializer 把串行数据恢复成并行数据（即 SIPO ）。这种 PISO禾口 SIPO 大大降低了对外接口的数量，使 高速数据传输的应用上，由于采用了差分信号的传输方式，大大提高了抗噪声的能力，因此 SerDes 与并行传输相比可以传送更高速率的数据＜ 3大难点， 1中，Serializer 将并行的数据转换成串行数据（即 PISO ）在高速 layout、互连等 PCB 及IC制造等方面的难度和成本大大降低。在一些 Ftarallel Data pars tel 喰hi* 5hgle+ vile 饥 irj NG speed datafbv 邨L -I2EP. I2ER Multiple 目前，SerDes技术在65nm工艺下已经可以实现 12Gbps的应用。表 1列举了主流的高速接口芯片以及主要技术参数。其中著名的 PCI Express禾口 SATA都是SerDes 的典型应用。以新一代的 PCI Express 为例，数据传输率到达 10Gb ps，并且可实现 I/O分离及总线上差分对，数据发送端 （Tx）和接收端（Rx）使用不同的两组时钟（ Rx的时钟来自 Embedded Clock 一些特殊的数据编 /解码技术（如 8b10b ）被用来确保数据的完整性。 SerDes在ATE测试中面临的问题 对于SerDes 的Full Speed Test，高速信号的产生对于 ATE来说已经不再是问题。 但是由于信号在传送到 Tx之前的线路上不可避免的存在各类噪声和干扰，加上高速信号时钟的 Jitter问题，使Rx收到的信号与原始信号相比质量明显下降。由此产生的信号完整性问题将大大影响 ATE对Rx芯片测试的良率，严重时甚至 根本无法实现 Full Speed Testing 图3显示的 SerDes系统实现了和并行传输系统相同的功能。不同的是 SerDes 系统的 Rx端的时钟需要从串行数据中恢复（ CDR ），对于 ATE测试来说，最大的难题无疑是在超长数据包的情况下如何实现这一功能。一般来说，实现 CD R的前提条件是 DC-balance ，即“ 1和“的个数处于一定的 平衡”状态。一般来说， 1和“0在任意20bit内的差异不能超过 2bit，并且连续 “或“ 0的个数不能超过 5bit 在高速信号的传输线路中，时序不一致主要来源于 Lane 与Lane 之间线路上的总体 Clock/Data 时间抖动(Jitter )的差异。造成 Jitter的差异的原因很多，可能是串扰、信号反射、信号反转次数的差异等等。总之，这是一个不可避免的固 有误差＜ 测试仿真数据无法模拟出这种误差，对于ATE测试而言，人们无法事先确定时序的数据，因此也就无法实现实时的一次测试。 测试仿真数据无法模拟出这种误差，对于 Advantest 已经开发出一整套基于上 Gbps的高速接口芯片的测试解决方案，其中也包括了针对前述的 SerDes测试的 3大问题。 Pi ?E| K|iFiaih n c |Jlt bIjf% i bbI dUw r ^ijn nling峠 Pin nu汨* tmwig HEingira孕 143 F1 Thiwhokl canpancon prwlditkti tirnfMrrl in effhfiF 针对高速信号完整性测试的解决方案 一一 Pre-Emphasis 为了提高高速信号的完整性，在 ATE的Driver禾口 Comparator 部分加上相对应的电路( Pre-Emphasis 和Threshold 比较电路) ATE发出的信该情况下 ATE模拟Tx发送信号，除了使用一般高速信号的发生单元外，还外加了 PrEmphasis 电路。该电路通过在高速信号的 “0转换点加上过冲的方法，来抵消整个 Tx到Rx ATE发出的信 号在时序和电平两方面参数都有足够的裕量被 DUT (