四路电子抢答器eda课程设计报告.docx

EDA技术 课程设计报告 专 业： 电子信息工程 班 级： 101 姓 名： XXX 学 号： 1007400XXX 指导教师： 秦佥寸 2018年4月22日 、设计题目 四路电子抢答器 、设计目地 掌握使用VHDL语言设计小型数字电路系统； 掌握应用QUARTUS软件设计电路地流程； 掌握电子抢答器地设计方法 ? 三、设计任务及要求 1）设计一个可以容纳四组参赛队进行比赛地电子抢答器 2 ）具有第一抢答信号地鉴别和锁存功能 ?在主持人发出抢答指令后，若有参赛者按抢答 器按钮，则该组指示灯亮，显示器显示出抢答者地组别 ?同时，电路处于自锁存状态，使其他组 地抢答器按钮不起作用? b5E2RGbCAP 3）具有计时功能?在初始状态时，主持人可以设置抢答时间地初始值 ?在主持人宣布抢答 开始，并给出倒计时记数开始信号以后 ，抢答者可以开始抢答?此时，显示器从初始值开始倒 计时，计到0时停止计数，同时LED亮起超时警报信号，并反馈到锁存模块进行锁存，使得参 赛者不能进行抢答?若参赛者在规定地时间内抢答 ，则计数模块自动终止计数? p1EanqFDPw 4）具有计分功能.在初始状态时，主持人可以给每组设置初始分值 .每组抢答完毕后，由 主持人进行打分，答对一次加1分.DXDiTa9E3d 四、设计思路： 系统地输入信号有：各组地抢答按钮 A B、C、D,系统允许抢答信号 STA，系统清零信 号CLR,系统时钟信号CLK,计分复位端CLR,加分按钮端ADD系统地输出信号有：四个组抢 答成功与否地指示灯控制信号输出口可用如 LED_A LED_B LED_C LED_D表示,四个组抢 答时地计时数码显示控制信号 ，抢答成功组别显示地控制信号 ,各组计分动态显示地控制信 号?整个系统至少有四个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块；分频模 块.RTCrpUDGiT 系统组成框图 五、各模块设计 一）抢答鉴别和锁存模块 抢答队伍共分为四组 A,B,C,D.当主持人按下 STA键同时R输入低电平时，对应地 START指示灯亮，同时EN端输出高电平，这时四组队伍才可以进行抢答 ，即抢答信号 A,B,C,D输入电路中后，通过判断是哪个信号最先为‘ 1得出抢答成功地组别 1,2,3 或4组，然后将组别号输出到相应端 A1,B1,C1,D1,此时START指示灯灭掉同时 EN端输 出低电平，并将组别序号换算为四位二进制信号输出到 STATES[3..O]端锁存，等待输出 到计分和显示单元.一旦R输入高电平，则把“ 0000”输出到STATES[3..O]端锁存，同 时四组队伍无法进行抢答.其模块如下：5PCzVD7HxA ￡ ■■ STA RST —f — A p ■ —4 5 D- —F ■Ur START 1 D =K —4 9TATES[2.：）] — 抢答鉴别及锁存模块 1.抢答鉴别及锁存源程序： library ieee 。 use ieee.std_logic_1164.alluse ieee.std_logic_ un sig ned.all en tity qdjb_sc is port(STA,RST:in std_logic 。 A,B,C,D,R:in std」ogic A1,B1,C1,D1,START:out std」o gic EN : out std_logic STATES:out std」o gic_vector(3 dow nto 0 end qdjb_sc 。 architecture one of qdjb_sc is sig nal abc:std_logic_vector(4 dow nto 0 sig nal tmp:std_logic 。 begin abc=RABCD process(abc,RST,tmp begin IF RST=1 then tmp=0 。A1=0。B1=0。 STATES=0000。jLBHrnAlLg end if 。 if STA=1 the n TOC \o 1-5 \h \z tmp=1 。 EN=1 。 START=1 。 end if 。 if tmp=1 the n CASE abc IS whe n 01000 = A1=1。 STATES=0001。tmp=0 。EN=0。 whe n 00100 = A1=0。 STATES=0010。 tmp=0 。 EN=0。 whe n 00010 = A1=0。 STATES=0011。tmp=0 。EN=0。 whe n 00001 = A1=0。 STATES=0100。tmp=0 。EN=0。 whe n 10000 = A1=0。 STATES=0000。tmp=0 。EN=0。 whe n