2021建立时间和保持时间.docxVIP

建立时间(Tsu : set up time )是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不 满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器；保持时间( Th : hold time )是指数据稳 定后保持的时间，如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。建立与保持时间的 简单示意图如下图1所示。 -??JIM -??JIM … 图1保持时间与建立时间的示意图 在FPGA设计的同一个模块中常常是包含组合逻辑与时序逻辑，为了保证在这些逻辑的接口处数据能 稳定的被处理，那么对建立时间与保持时间建立清晰的概念非常重要。下面在认识了建立时间与保持时间 的概念上思考如下的问题。举一个常见的例子。 图2同步设计中的一个基本模型 图2为统一采用一个时钟的同步设计中一个基本的模型。图中Tco是触发器的数据输出的延时；Tdel ay是组合逻辑的延时；Tsetup是触发器的建立时间；Tpd为时钟的延时。如果第一个触发器 D1建立时间 最大为Timax，最小为Timin，组合逻辑的延时最大为 T2max，最小为T2min。问第二个触发器 D2立时 间T3与保持时间T4应该满足什么条件，或者是知道了 T3与T4 图2为统一采用一个时钟的同步设计中一个基本的模型。图中 个问题是在设计中必须考虑的问题，只有弄清了这个问题才能保证所设计的组合逻辑的延时是否满足