数字电路：ch2 逻辑代数与硬件描述语言基础-c-new.pptVIP

数据类型说明 例 用行为描述方式建立模型 module mux2to1_bh(D0, D1, S, Y ); input D0, D1, S; output Y; reg Y ; //逻辑功能描述 always @(S or D0 or D1) if (S == 1) Y = D1; //也可以写成 if (S) Y = D1; else Y = D0; //注意表达式左边的Y必须是reg型 endmodule 2.5.6 逻辑功能的仿真与测试 逻辑电路的设计块完成后，就要测试这个设计块描述的逻辑功能是否正确。为此必须在输入端口加入测试信号，而从其输出端口检测其结果是否正确，这一过程常称为搭建测试平台。根据仿真软件的不同，搭建测试平台的方法也不同。 * 图中看出，谐波次数越高，幅值分量越小，对原波形的贡献越小，所以在一定条件下可忽略高次谐波。 * 此处说明电压电流等为什麽用相量形式. * 等效电路由三个基本元件构成 * 2.5.1 Verilog语言的基本语法规则 2.5.2 变量的数据类型 2.5.3 运算符及其优先级 2.5.4 Verilog内部的基本门级元件 2.5.5 Verilog程序的基本结构 2.5.6 逻辑功能的仿真与测试 2.5 硬件描述语言Verilog HDL基础 背景 －－EDA技术 经历了CAD、CAE、EDA 等3个阶段，软件的功能越来越强大，主要特点： 采用HDL进行设计 高层的综合和优化 功能仿真和时序仿真 并行工程 开放性和标准性 包括：系统设计、电路设计、综合、仿真、版图设计、PCB板设计等多面的功能 ASIC设计流程－逻辑设计 包括物理设计和逻辑设计两个相对独立的部分。 逻辑设计 设计输入（Design Entry）：原理图和HDL语言两种方式 逻辑综合（Logic Synthesis）：生成网表文件，描述逻辑单元及其之间的连线 系统划分（System Partition）：将一个大的系统分成多个模块，每个模块由不同的ASIC芯片完成 布局前仿真（Prelayout Simulation）：也叫功能仿真，验证设计的功能是否正确 ASIC设计流程-物理设计 平面规划：在芯片上安排放置网表中的模块 布局（Placement）：确定每个模块中每个单元的位置 布线（Routing）：连接模块和单元 参数提取（Extraction）：确定连线的电阻、电容参数 布局后仿真（Postlayout simulation）：也叫时序仿真，在加入布局/布线所增加的各种电学参数后，再次检查系统仍能否正常工作 ASIC逻辑设计-设计输入 原理图输入 使用元件符号和连线等描述 综合的效率很高 可读性不强、移植性不强、设计大规模的数字系统时显得繁琐 一般用于顶层设计时各模块之间的连接。 HDL语言输入 逻辑描述功能强，可读性强、成为国际标准，便于移植 综合效率相对较低 HDL与原理图的联系－－高级语言与汇编语言关系类似 2.5 硬件描述语言Verilog HDL基础 硬件描述语言HDL(Hardware Description Languag )，类似于高级程序设计语言，它是一种以文本形式来描述数字系统硬件的结构和行为的语言,用它可以表示逻辑电路图、逻辑表达式，复杂数字逻辑系统完成的逻辑功能。HDL是高层次自动化设计的起点和基础。 1986年美国国防部提出超高速集成电路研究计划，推出了VHDL，目的是为了把电子电路设计以文字或文件的方式保存下来，便于他人了解电路的设计意义。 同一时期，Verilog HDL被公开推向市场。 VHDL在1987年，Verilog HDL在1995年，分别成为IEEE标准， Verilog HDL 还分别在2001和2005年进行了修订增强。 HDL的特点 抽象表示电路的行为和结构； 用于设计复杂的、多层次的设计；支持设计库和设计的重复使用 与硬件独立，一个设计可用于不同的硬件结构，而且设计时不必了解过多的硬件细节； 有丰富的软件支持HDL的综合和仿真，在设计阶段就能发现设计中的Bug，缩短设计时间，降低成本； 更方便地向ASIC过渡； HDL有良好的可读性，容易理解。 HDL与计算机语言的区别 运行的基础 计算机语言是在CPU＋RAM构建的平台上运行 HDL设计的结果是由具体的逻辑门、触发器组成的数字电路 执行方式 计算机语言基本上以串行的方式执行 HDL在总体上是以并行方式工作 验证方式 计算机语言主要关注于变量、寄存器值的变化 HDL要实现严格的时序逻辑关系 计算机对HDL的处理 逻辑综合 是指从HD