数字电路：ch6 时序逻辑电路的分析与设计d.pptVIP

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2021-02-27 发布于安徽
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数字电路：ch6 时序逻辑电路的分析与设计d.ppt

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*/55 为23进制(模八)计数器同样具有分频作用三位二进制异步减计数器 */55 n位二进制异步计数器由n个处于计数工作状态的触发器组成。在二进制异步计数器中，高位触发器的状态翻转必须在低1位触发器产生进位信号之后才能实现，因此，异步计数器的工作速度较低。触发器之间的连接方式由加、减计数方式及触发器的触发方式决定。二进制异步计数器的特点 */55 驱动方程: 状态方程: 输出方程: C=Q2nQ1nQ0n 2、3位二进制同步加法计数器（1）电路: （2）电路分析： */55 状态转换表 C=Q2nQ1nQ0n 状态转换图波形图 8 7 6 5 4 3 2 1 0 电路状态 Q2 Q1 Q0 计数顺序 0 0 0 1 1 1 0 1 1 1 0 1 0 0 1 1 1 0 0 1 0 1 0 0 0 0 0 0 1 1 0 1 0 0 0 0 0 0 0 进位C C=Q2nQ1nQ0n */55 2、电路的工作特点：电路是同步计数器，各触发器在CP地作用下同时翻转，它们的翻转仅比CP滞后一个tpd时间。同步计数器计数速度比异步计数器高。小结 1、电路的逻辑功能：电路为8进制计数器。也可作为分频器 */55 3位二进制减计数器状态图状态表 B 0 0 0 1 1 1 1 1 1 1 1 1 0 0 1 1 0 1 0 1 0 1 0 1 1 0 0 0 1 0 0 0 1 1 0 0 1 1 0 1 0 0 0 1 0 0 0 1 0 0 0 1 0 0 0 0 选用3个下降沿触发的边沿JK触发器组成电路求状态方程: 二进制同步减计数器(设计) 二进制计数器 */55 画逻辑电路图: 二进制同步减计数器 (设计) 二进制计数器 */55 用Verilog HDL设计8进制可逆计数器 module cnt8(CP, M, Q); input CP, M; //M为计数标志 output[2:0] Q; reg[2:0] Q; always@(posedge CP) if (M) //加法计数 if(Q 7) Q = Q + 1; else Q = 0; else //减法计数 if(Q == 0) Q = 7; else Q = Q - 1; endmodule */55 J=K=1，Q翻转 J=K=0，Q不变 000?001?010?011?100?000 Q0平时翻转，在Q2=1时保持不变 Q1在Q0=1时翻转，其余保持不变 Q2在Q2=1时或Q1Q0=11时翻转 */55 设计7进制计数器 000?001?010?011?100?101?110?000 Q0：平时翻转，只在Q2Q1Q0=110时保持为0 Q1：在Q0=1时或Q2Q1Q0=110时翻转，其余保持 Q2：在Q1Q0=11时或Q2Q1Q0=110时翻转，其余保持 J=K=1，Q翻转 J=K=0，Q不变 */55 用Verilog HDL设计7进制可逆计数器 module cnt8(CP, M, Q); input CP, M; //M为计数标志 output[3:0] Q; reg[3:0] Q; always@(posedge CP) if(M) //加法计数 if(Q 6) Q = Q + 1; else Q = 0; else //减法计数 if(Q == 0) Q = 6; else Q = Q - 1; endmodule */55 1. 集成计数器74161 （1）74161的逻辑功能 RCO=ETQAQBQCQD 74161逻辑功能表保持 × A B C D D C B A × × L H × × × × × × × × L QA QBQCQD D C B A CP ET EP LD RD 输出预置数据输入时钟使能预置 L L L L X X X X × L H H 保持 × X X X X L X H H 计数 X X X X H H H H 清零异步清零同步并行预置数据保持原有状态不变计数 QDQCQBQA＝0000 QDQCQBQA＝DCBA QDQCQBQA＝ QDQCQBQA CP每来一个上升沿，计数器的数值增1。 */55 (2)时序图 RCO=ETQAQBQCQD */55 设法跳过16?9=7个状态 1 1 CP 例2 用74161构成九进制加计数器。 CP QD QC QB QA 0 0